JPS61175822A - 優先順位付キユ− - Google Patents
優先順位付キユ−Info
- Publication number
- JPS61175822A JPS61175822A JP1737785A JP1737785A JPS61175822A JP S61175822 A JPS61175822 A JP S61175822A JP 1737785 A JP1737785 A JP 1737785A JP 1737785 A JP1737785 A JP 1737785A JP S61175822 A JPS61175822 A JP S61175822A
- Authority
- JP
- Japan
- Prior art keywords
- priority
- data
- memory
- input
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明を、データフローの内部にあるキューとして用い
る事により、従来のキューではできなかったデータの流
れを優先順位により制御することが可能となる。
る事により、従来のキューではできなかったデータの流
れを優先順位により制御することが可能となる。
（従来技術とその問題点）
従来、一般にキューと呼ばれるものはファーストインフ
ァーストアウト（ＦＩＦＯ）機能のみを持ったものであ
る。例えばテキサスインスツルメント社製ＩＣ（５Ｎ７
４ＬＳ２２２．５Ｎ７４ＬＳ２２７．５Ｎ７４ＬＳ２２
４゜５Ｎ７４ＬＳ２２８ ）など。またシステム内部に
用いられているキューも°°データフロー処理装置″（
特開昭５８−７０３６０号公報）やイメージパイプライ
ンプロセッサ（昭和５９年度、電子通信学会総合全国大
会講演論文集５−１９５）で見られるデータキュー、ジ
ェネレータキューの様に単なるＦＩＦＯ機能のみしか持
っていない。
ァーストアウト（ＦＩＦＯ）機能のみを持ったものであ
る。例えばテキサスインスツルメント社製ＩＣ（５Ｎ７
４ＬＳ２２２．５Ｎ７４ＬＳ２２７．５Ｎ７４ＬＳ２２
４゜５Ｎ７４ＬＳ２２８ ）など。またシステム内部に
用いられているキューも°°データフロー処理装置″（
特開昭５８−７０３６０号公報）やイメージパイプライ
ンプロセッサ（昭和５９年度、電子通信学会総合全国大
会講演論文集５−１９５）で見られるデータキュー、ジ
ェネレータキューの様に単なるＦＩＦＯ機能のみしか持
っていない。
このため、データフロー処理装置（例えばイメージパイ
プラインプロセッサＩｍＰＰ）などの処理において、全
体処理のネックとなる部分の処理を優先的に行いたい場
合などは、単なるキュー制御ではたまたま早く処理の終
わったデータが次々と処理され、その部分の処理データ
が増大し、本来優先的に行って欲しい部分の処理が待た
されることになる。
プラインプロセッサＩｍＰＰ）などの処理において、全
体処理のネックとなる部分の処理を優先的に行いたい場
合などは、単なるキュー制御ではたまたま早く処理の終
わったデータが次々と処理され、その部分の処理データ
が増大し、本来優先的に行って欲しい部分の処理が待た
されることになる。
このため、たとえ優先順位の低い処理データがキューに
たまっていても、優先順位の高い処理データがキューへ
入力された場合は、この方を優先的に処理するという優
先順位付のキューが望まれる。
たまっていても、優先順位の高い処理データがキューへ
入力された場合は、この方を優先的に処理するという優
先順位付のキューが望まれる。
（発明の目的）
本発明の目的は、上述の様なデータフロー処理装置など
においてデータ処理制御ができる様な、優先順位を考慮
したキューを提供することである。
においてデータ処理制御ができる様な、優先順位を考慮
したキューを提供することである。
（発明の構成）
本発明によれば、複数のファーストインファーストアウ
ト方式のメモリと、入力データにあらかじめ付された優
先順位をデコードし、優先順位毎に前記メモリのうちの
１つにデータを蓄えるためのライト信号を生成するデコ
ーダと、前記メモリから内部にデータがあるかどうかを
示す信号を受けとり、優先順位の高いデータを優先的に
、前記メモリから取り出すためのリード信号を生成する
エンコーダから成る優先順位付キュー。
ト方式のメモリと、入力データにあらかじめ付された優
先順位をデコードし、優先順位毎に前記メモリのうちの
１つにデータを蓄えるためのライト信号を生成するデコ
ーダと、前記メモリから内部にデータがあるかどうかを
示す信号を受けとり、優先順位の高いデータを優先的に
、前記メモリから取り出すためのリード信号を生成する
エンコーダから成る優先順位付キュー。
（実施例）
第１図は本発明の一実施例である。１は入力データラッ
チ、２は入力優先順位デコーダ、３１．３２．３３゜３
４はＡＮＤ素子、４１．４２．４３．４４はファースト
インファーストアウトメモリ、５１．５２．５３．５４
はＮＡＮＤ素子、６は出力優先順位エンコーダ、７は出
力データラッチである。
チ、２は入力優先順位デコーダ、３１．３２．３３゜３
４はＡＮＤ素子、４１．４２．４３．４４はファースト
インファーストアウトメモリ、５１．５２．５３．５４
はＮＡＮＤ素子、６は出力優先順位エンコーダ、７は出
力データラッチである。
本実施例では優先順位を４つまでサポートする回路例で
、入力データの上位２ビツトに付された優先順位信号１
００の値をデコードし、優先順位に応じてメモリ４１．
４２．４３．４４のうちの１つヘロードする。どのメモ
リへ入力するかは、信号１００を入力とした入力優先順
位デコーダ６の生成する４ビツトの出力信号１１０．１
１１．１１２．１１３をそれぞれのメモリの入カクロッ
ク生成ＡＮＤ素子３１．３２．３３．３４へ１ビツトず
つ入力することにより制御する。ＡＮＤ素子３１．３２
．３３゜３４へは共通入力クロックとして信号１０３が
入力されている。これにより信号１００の優先順位に応
じて、メモリ４１．４２．４３．４４のどれかへロード
クロツタ（信号’ １２０．１２１．１２２．１２３の
うち１つ）が入力される。また入力データラッチ１中の
データ部１０７はそれぞれパラレルにメモリ４１．４２
．４３．４４の入力データ線へ入力される。したがって
信号１００で選ばれたメモリにのみロードクロックがは
いり、入力データがとりこまれる。
、入力データの上位２ビツトに付された優先順位信号１
００の値をデコードし、優先順位に応じてメモリ４１．
４２．４３．４４のうちの１つヘロードする。どのメモ
リへ入力するかは、信号１００を入力とした入力優先順
位デコーダ６の生成する４ビツトの出力信号１１０．１
１１．１１２．１１３をそれぞれのメモリの入カクロッ
ク生成ＡＮＤ素子３１．３２．３３．３４へ１ビツトず
つ入力することにより制御する。ＡＮＤ素子３１．３２
．３３゜３４へは共通入力クロックとして信号１０３が
入力されている。これにより信号１００の優先順位に応
じて、メモリ４１．４２．４３．４４のどれかへロード
クロツタ（信号’ １２０．１２１．１２２．１２３の
うち１つ）が入力される。また入力データラッチ１中の
データ部１０７はそれぞれパラレルにメモリ４１．４２
．４３．４４の入力データ線へ入力される。したがって
信号１００で選ばれたメモリにのみロードクロックがは
いり、入力データがとりこまれる。
一方本回路からデータを読み出すために、各メモリから
のノットエンプティ（ｎｏｔ ｅｍｐｔｙ）信号１３０
゜１３１、１３２．１３３を出力優先順位エンコーダ６
に入力し、これから優先順位の高いメモリにデータをセ
レクトするための信号（１５０，１５１，１５２，１５
３）を出力し、アンロードクロック生成用のＮＡＮＤ素
子５０．５１゜１０５が供給されている。またメモリ４
１．４２．４３．４４の出力１０８は３ステートなので
信号１５０．１５１．１５２．１５３はそれぞれメモリ
４０．４１．４２．４３の出力イネーブル信号として入
力される。これによりメモリ４１．４２．４３゜４４の
出力１０８には、最も優先順位の高（、先に入力された
データが現れる。共通出力クロック１０５に同期し、早
く立ち上がる出力データラッチ７への出力データクロッ
ク１０６が入力されることによりリードが完了する。
のノットエンプティ（ｎｏｔ ｅｍｐｔｙ）信号１３０
゜１３１、１３２．１３３を出力優先順位エンコーダ６
に入力し、これから優先順位の高いメモリにデータをセ
レクトするための信号（１５０，１５１，１５２，１５
３）を出力し、アンロードクロック生成用のＮＡＮＤ素
子５０．５１゜１０５が供給されている。またメモリ４
１．４２．４３．４４の出力１０８は３ステートなので
信号１５０．１５１．１５２．１５３はそれぞれメモリ
４０．４１．４２．４３の出力イネーブル信号として入
力される。これによりメモリ４１．４２．４３゜４４の
出力１０８には、最も優先順位の高（、先に入力された
データが現れる。共通出力クロック１０５に同期し、早
く立ち上がる出力データラッチ７への出力データクロッ
ク１０６が入力されることによりリードが完了する。
以上の信号の動作例を第２図へ示す。また第３図は入力
デコーダ２、第４図は出力デコーダ６の入出力論理表を
示す図である。なお、空欄はＬ（正論理偽）を示す。第
２図では１０２の入力クロックがはいるたびに、はいっ
てきたデータの優先順位ＰＲＩＯが示されている。ＰＲ
ＩＯ：０が最も優先順位が高くＰＲＩＯ＝ ３が最も優
先順位が低い。入力クロック１０２によってはいってく
るデータの様子を１０８に示す。はいってきた順にＤＡ
ＴＥＩ、ＤＡＴＥ２というふうに番号をつけて表しであ
る。信号１２０．１２１．１２２゜１２３には入力して
きた優先順位に応じて、メモリ４０゜４１、４２．４３
へのそれぞれロードクロツタが示される。信号２０１は
入力レディー信号で各メモリ４０．４１゜４２、４３か
らのレディー信号をＡＮＤ素子８を通して、外部の回路
への入力の準備ができたこと知らせる信号である。上か
ら順に各メモリ４０．４１．４２．４３のレディー信号
に対応してクロック１２０．１２１．１２２．１２３の
クロックから少し遅れて出力され、メモリに同時に入力
がおきないようにレディー信号が生成されている。信号
１３０．１３１．１３２．１３３はそれぞれメモリ４０
、４１．４２．４３の中にデータがあることを示す信号
である。信号１５０．１５１．１５２．１５３は正にな
っている１３０゜１３１、１３２．１３３の信号のうち
で最も優先順位の高いものをセレクトして対応するメモ
リへの出力イネーブル信号とする信号である。これによ
り各メモリの出力１０８に信号１５０．１５１．１５２
．１５３で選ばれたメモリの出力が現れる。出力１０８
に最初に現れるのは１３０で示されるメモリにはってい
る優先度ＰＲＩＯ＝ ０のデータＤＡＴＡＩ、２番目は
１３２に対応してＰＲＩＯ＝２＋７）ＤＡＴＡ２．３番
目も同様ｊ、： ＰＲＩＯ＝ ｌノＤＡＴＡ３．４番目
はＤＡＴＡ３が読み出される前に、優先度の高いデータ
ＰＲＩＯ＝： ＯのＤＡＴＡ４が入力されたため、途中
ＤＡＴＡ３に替わってＤＡＴＡ４が現れる。
デコーダ２、第４図は出力デコーダ６の入出力論理表を
示す図である。なお、空欄はＬ（正論理偽）を示す。第
２図では１０２の入力クロックがはいるたびに、はいっ
てきたデータの優先順位ＰＲＩＯが示されている。ＰＲ
ＩＯ：０が最も優先順位が高くＰＲＩＯ＝ ３が最も優
先順位が低い。入力クロック１０２によってはいってく
るデータの様子を１０８に示す。はいってきた順にＤＡ
ＴＥＩ、ＤＡＴＥ２というふうに番号をつけて表しであ
る。信号１２０．１２１．１２２゜１２３には入力して
きた優先順位に応じて、メモリ４０゜４１、４２．４３
へのそれぞれロードクロツタが示される。信号２０１は
入力レディー信号で各メモリ４０．４１゜４２、４３か
らのレディー信号をＡＮＤ素子８を通して、外部の回路
への入力の準備ができたこと知らせる信号である。上か
ら順に各メモリ４０．４１．４２．４３のレディー信号
に対応してクロック１２０．１２１．１２２．１２３の
クロックから少し遅れて出力され、メモリに同時に入力
がおきないようにレディー信号が生成されている。信号
１３０．１３１．１３２．１３３はそれぞれメモリ４０
、４１．４２．４３の中にデータがあることを示す信号
である。信号１５０．１５１．１５２．１５３は正にな
っている１３０゜１３１、１３２．１３３の信号のうち
で最も優先順位の高いものをセレクトして対応するメモ
リへの出力イネーブル信号とする信号である。これによ
り各メモリの出力１０８に信号１５０．１５１．１５２
．１５３で選ばれたメモリの出力が現れる。出力１０８
に最初に現れるのは１３０で示されるメモリにはってい
る優先度ＰＲＩＯ＝ ０のデータＤＡＴＡＩ、２番目は
１３２に対応してＰＲＩＯ＝２＋７）ＤＡＴＡ２．３番
目も同様ｊ、： ＰＲＩＯ＝ ｌノＤＡＴＡ３．４番目
はＤＡＴＡ３が読み出される前に、優先度の高いデータ
ＰＲＩＯ＝： ＯのＤＡＴＡ４が入力されたため、途中
ＤＡＴＡ３に替わってＤＡＴＡ４が現れる。
ＤＡＴＡ４が信号１０５により読み出されたあと、再び
ＤＡＴＡ３が現れる。そして次の信号１０５でＰＲＩＯ
＝ １のＤＡＴＡ３が読み出されたあとＰＲＩＯ＝ １
のＤＡＴＡ５が現れる。
ＤＡＴＡ３が現れる。そして次の信号１０５でＰＲＩＯ
＝ １のＤＡＴＡ３が読み出されたあとＰＲＩＯ＝ １
のＤＡＴＡ５が現れる。
この様に出力１０８は現在メモリ４０．４１．４２．４
３にはっているデータのうちもっとも優先順位の高いデ
ータが現れ、入力クロック１０３に応じて、優先順位が
新しい高いデータがはいってくれば変化することもある
。一方出力クロックで読み出されると、現在１０８に現
れたデータに代わり、次に優先順位の高いものが現れる
。したがって本優先順位付キューからデータを読み出す
場合には、出力ラッチ７へのラッチ信号１０６でデータ
をラッチし、次にメモリへ出力信号１０５を入力すると
いうふうに行う。
３にはっているデータのうちもっとも優先順位の高いデ
ータが現れ、入力クロック１０３に応じて、優先順位が
新しい高いデータがはいってくれば変化することもある
。一方出力クロックで読み出されると、現在１０８に現
れたデータに代わり、次に優先順位の高いものが現れる
。したがって本優先順位付キューからデータを読み出す
場合には、出力ラッチ７へのラッチ信号１０６でデータ
をラッチし、次にメモリへ出力信号１０５を入力すると
いうふうに行う。
（発明の効果）
以上実施例について述べたが、この様に優先順位を考慮
したＦＩＦＯへのリード、ライトを行うキューを用いる
ことにより、データフローなどの制御などを行うことが
できる。
したＦＩＦＯへのリード、ライトを行うキューを用いる
ことにより、データフローなどの制御などを行うことが
できる。
一例として前述のイメージパイプラインプロ。
セッサ、データフロー処理装置の例をとる。この中には
プロセッサユニットやアウトプットキューに出力される
データのためのキューとしてジェネレータキュー、デー
タキューの２つが用意されている。このキューはＦＩＦ
Ｏ機能が基本となっているが、この入力データにユーザ
の指定した優先順位を付加し、本発明である優先順位キ
ューを用いることにすれば、ユーザによってデータ処理
の優先順位を制御できる。これにより、ユーザプログラ
ムにおいて、データのフローを任意に制御することによ
り、オーバフローを防止、あるいは部分処理の！＆優先
処理などを行うことができ、全体として、プログラム実
行処理時間の短縮がはかられる。
プロセッサユニットやアウトプットキューに出力される
データのためのキューとしてジェネレータキュー、デー
タキューの２つが用意されている。このキューはＦＩＦ
Ｏ機能が基本となっているが、この入力データにユーザ
の指定した優先順位を付加し、本発明である優先順位キ
ューを用いることにすれば、ユーザによってデータ処理
の優先順位を制御できる。これにより、ユーザプログラ
ムにおいて、データのフローを任意に制御することによ
り、オーバフローを防止、あるいは部分処理の！＆優先
処理などを行うことができ、全体として、プログラム実
行処理時間の短縮がはかられる。
第１図は本発明の実施例を示すブロック図。第２図は実
施例の動作を示す記号図、第３図は第１図中のデコーダ
２の入出力論理表を示す図、第４図は第１図中のデコー
ダ６の入出力論理表を示す図である。 第１図において、１は入力データラッチ、２はデコーダ
、３１．３２．３３．３４．５１．５２．５３．５４．
９はＡＮＤ素子、４１．４２．４３．４４はファースト
インファーストアウト、６はデコーダ、７は出力ラッチ
、８は遅延素子である。
施例の動作を示す記号図、第３図は第１図中のデコーダ
２の入出力論理表を示す図、第４図は第１図中のデコー
ダ６の入出力論理表を示す図である。 第１図において、１は入力データラッチ、２はデコーダ
、３１．３２．３３．３４．５１．５２．５３．５４．
９はＡＮＤ素子、４１．４２．４３．４４はファースト
インファーストアウト、６はデコーダ、７は出力ラッチ
、８は遅延素子である。
Claims (1)
- 複数のファーストインファーストアウト方式のメモリと
、入力データに付された優先順位をデコードし、優先順
位毎に前記メモリのうちの１つにデータを蓄えるための
ライト信号を生成するデコーダと、前記メモリから、内
部にデータがあるかどうかを示す信号を受けとり、優先
順位の高いデータを優先的に、前記メモリから取り出す
ためのリード信号を生成するエンコーダからなる優先順
位付キュー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1737785A JPS61175822A (ja) | 1985-01-31 | 1985-01-31 | 優先順位付キユ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1737785A JPS61175822A (ja) | 1985-01-31 | 1985-01-31 | 優先順位付キユ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61175822A true JPS61175822A (ja) | 1986-08-07 |
Family
ID=11942317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1737785A Pending JPS61175822A (ja) | 1985-01-31 | 1985-01-31 | 優先順位付キユ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61175822A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297041A (ja) * | 1985-10-23 | 1987-05-06 | Masahiro Sowa | 並列処理計算機 |
| JPS6386185A (ja) * | 1986-09-29 | 1988-04-16 | Toshiba Corp | キユ−処理用バツフア装置 |
| JPH01151350U (ja) * | 1988-04-08 | 1989-10-19 | ||
| JPH02114294A (ja) * | 1988-10-24 | 1990-04-26 | Yokogawa Electric Corp | グラフィックディスプレイ装置 |
| JP2016018222A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社日立製作所 | キューサーバ |
-
1985
- 1985-01-31 JP JP1737785A patent/JPS61175822A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297041A (ja) * | 1985-10-23 | 1987-05-06 | Masahiro Sowa | 並列処理計算機 |
| JPS6386185A (ja) * | 1986-09-29 | 1988-04-16 | Toshiba Corp | キユ−処理用バツフア装置 |
| JPH01151350U (ja) * | 1988-04-08 | 1989-10-19 | ||
| JPH02114294A (ja) * | 1988-10-24 | 1990-04-26 | Yokogawa Electric Corp | グラフィックディスプレイ装置 |
| JP2016018222A (ja) * | 2014-07-04 | 2016-02-01 | 株式会社日立製作所 | キューサーバ |
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