JPS61156938A - 擬ランダムフレーミングジエネレータ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、ディジタル通信および伝送システムに関し、
特定すると、データの流れ内における種々のフィールド
を識別するのに使用されるデータとともに伝送されるフ
レーミング情報に関する。

〔従来技術〕

従来、７レーミングパターンは、小数のビットに制限さ
れていた。例えば、電話技術で使用されるＴ−キャリヤ
システムは、最初、交番の１および０より成るフレーミ
ングパターンを採用した。

後で、この７レーミングパターンは、２つの交互の挾込
み配置されたパターンに取って代えられた。

第１のパターンはフレームを識別するためのものであり
、第２のパターンは、「スーパー７レーム」すなわち１
２の普通のフレームより成る大形のフレームを識別する
ためのものである。第１のパターンは、交番する１およ
び０の基本パターンである。これらの７レーミングピツ
トは、交互の７レ一ミングピツト位置で起こり、１９３
ビツトのフレーム内における７レ一ミングピツト位置を
識別する。第２７レーミングパターンは１第１の７レ一
ミングパターン間にはさみ込まれ、（１１１０００）の
パターンより成る０フレーミングパターンは、スーパー
フレームの普通のフレームに関スる整列を識別する。

フレーミングパターンの他の変更とし′て、拡大された
スーパーフレームが誘導された０拡大されたスーパー７
レーミングの技術は、基本フレー之ングパターンが４番
目のフレームごとのみに起こり、２４のフレームパター
ンを識別する。このアレー之ングパターンはほんの６ビ
ツト長のみであるから、比較的高い誤７レーミングの可
能性を生ずる。これは、特定のデータビットパターンが
７レーミングビツトパターンに対応するときに起こる０ スーパー７レーム伝送システムにおいては、４フレーム
の周期をもつ交番する１および０が、ある種の形式のデ
ータモデムからのＰＣＭコード化２ＫＨ正弦波の符号ビ
ットにより模倣されることがときどきある。この２ＫＨ
モデル信号がボイスチャンネルの１つのチャンネル上を
伝送されつ＼ある間にキャリヤシステムが７レーミング
を失なうと、フレーミング回路は、ボイスチャンネルの
符号ビットを７レーミングビツトと間違えることが起こ
り得る。この状況は、かなりの期間全２４チヤンネルに
対してミス７レーミングを生ずる。

同様の問題は他の７レーミングパターンに関しても生ず
るへであろう。

上述の問題は、より長くより複雑な７レーミングパター
ンの使用により解決できるが、これは、従来周知の技術
が使用されるときには数種の新しい問題を招来する可能
性がある。第１の問題は、７レーミングパターン長が増
大すると、７レーミングパターンを発生し検出するに必
要なハードウェアの量が相応に増大することである。例
えば、１２ビツトアレーミングパターンは、６ビツト７
レーミングパターンの２倍程の伝送および検出ハードウ
ェアを必要とする。このように、フレーミングパターン
が長くなれば、パターン発生および検出用ハードウェア
の増大を必要とする。

第２の問題は、フレーミングパターン長が増大されると
、全７レー之ングパターンを伝送するに必要な時間が相
応に増大することであるＯＴキャリヤシステムの場合、
７レ一ミングビツト位置は、１９３ビツト中１ビツトで
あり、単位秒当り８千回しか起きない。拡大されたスー
パーフレーミングの場合、フレーミングビットは単位秒
当り２千回しか起きない。全７レーミングパターンはそ
れが確認され得る前に受信されねばならないから、最初
ので１キヤリヤシステムでも拡大されたスーパーフレー
ミングシステムのいずれにおいても、すべての可能なビ
ット位置中で長いパターンを捜索Ｘすることは、より長
いパターンが使用され＼ば多くの時間量を必要としよう
。

短いフレーミングビットパターンに関する他の問題は、
システムにおいて複数レベルの多重化が採用される場合
に生ずる。各多重化レベルに対して異なるフレーミング
パターンが使用されなければ、より高レベルのフレミン
グ回路がより低レペルの７レーミングビツトパターンに
誤って固定される危険がある。各レベルに対する別個の
フレーミングパターンは、各レベルのパターンがより低
レベルのパターンに直交するように長いパターンを必要
とす′るであろう。現在のＴキャリヤマルチプレクサの
場合、この８題は、各レベルの多重化に対して異なるフ
レーム長を使用することにより処理される。これは、低
レベルパターンを高レベルパターン中にスライドせしめ
、両者間の混乱を除去する。しかしながら、この状況は
また、最低の多重化レベルにてたとえ１つのデータチャ
ンネルを回収するためにでも、高レベルの流れにおいて
すべてのチャンネルを多重解除することを必要とする。

〔発明の概要〕

近代の電気通信においては、システムは、比較的高速度
でデータを伝送するため、システムは伝送装置を介して
相互接続される。この伝送されたデータを回収するため
、フレーミングデータが伝送データに交互に挾み込まれ
る。このフレーミングデータは、擬ランダムフレーミン
グジエネレータ回路により発生される。

擬ランダムフレーミングジエネレータ回路は、予定され
た周波数の信号を発生するため作動されるクロックを含
む。フレームサイジング回路が設けられており、新しい
周期的信号を発生するためクロック信号の予定された周
波数を調節する。この新しい周波数信号は、フレーミン
グデータならびに伝送データの組合せのビット長に等し
い周期を有する。

シフトレジスタ装置が、フレームサイジング回路および
伝送装置に接続されている。このシフトレジスタ装置は
、単一の入力および多数のタップ出力を有する。シフト
レジスタ装置は、フレームサイジング回路の新しい周期
的信号に応答して周期的に動作し、複数の信号を対応す
る数のタップ出力の各々に生ずる。タップ出力の少なく
とも２つは、ゲート回路を介してシフトレジスタ装置の
入力に接続されている。各ゲート回路に接続されるタッ
プ出力は、シフトレジスタ装置の特定のサイズに対して
決定される最大長の多項式の論理１ビット表示に対応す
る。

ゲート回路は、シフトレジスタ装置の入力とタップ出力
間に接続されている。ゲート回路はまた、ゲートに接続
されるタップ出力信号に応答して周期的に動作して、フ
レーミングデータを発生する０ゲ一ト回路は、伝送装置
に接続されており、フレーミングデータを伝送装置に伝
送する。

〔具体例の説明〕

第１図を参照すると、擾ランダム７レーミング回路の送
信機部分が示されている。ピッＦり田ツク１０１はＭ分
割回路１０２に接続されている。

Ｍ分割回路１０２は、Ｎ段シフトレジスタ１０３のクロ
ック入力に接続されている。Ｎ段シフトレジスタ１０３
は、排他的ＯＲゲート１０４に対して２またはそれ以上
の出力タップ接続を有する。

排他的ＯＲゲート１３は、その出力がＮ段シフトレジス
タ１０３の入力に接続されている。加えて、排他的ＯＲ
ゲート１０４はまた、ＦＲＡＭＩＮＧ　ＢＩＴＳＯＵＴ
　　ＩＪ−ドを介して伝送装置に接続さハている。

このように、ＦＲＡＭＩＮＧ　ＢＩＴＳ　ＯＵＴ　　リ
ード上の７レーミングパターン出力は、最大長擬ランダ
ムパターンを与える多項式を実施するフィードバック論
理回路を備える送信シフトレジスタを使って発生される
。シフトレジスタの第１段階の入力（したがってまた７
レーミングパターン出力）は、フィードバック論理回路
１０４の出力である。

最大長多項式に依ると、反復パターンの長さは、（２Ｎ
）−１である。こ−で、Ｎはシフトレジスタのビット長
である。この関係は、１９８１年にＡ＠ｇ＠ａｎ　Ｐａ
ｒｋ　Ｐｒ＠ｓｓにより発行されたＣｏ　１　ｏｒｒｓ
ｂＳｏｌｏｍａｍ著「５ＨＩＦＴ　ＲＥＧＩＳＴＥＲ５
ＥＱＵＥＮＣＥＳ　Ｊの第３章に示されている。それゆ
え、この文献を参照されたい。例えば、１０ビツトシフ
トレジスタは、１０２３ビツシのランダムパターンを発
生し、しかる後同じパターンを繰り返えす。これは、フ
レーミングビットが必要とされる度に１ビツト位置右に
シフトするシフトレジスタ１０３を備えることにより遂
行される。選択されたＮの値が大きくなればなるほど、
データシーケンスが７レーミングシーケンスを擬似する
確率は減する。１０ビツトシフトレジスタは、実際的な
実施であると思われる。

Ｎ段シフトレジスタ１０３は、シフトレジスタの各ビッ
トすなわち段階から得られるタップ出力を有する。これ
らのタップ出力のあるものは、排他的ＯＲゲート１０４
の入力に接続されて示されている。シフトレジスタ１０
５からゲート１ｏ４への接続の数およびシフトレジスタ
内に、おけるその相対位置は、上述のＳｏｌｅｍａｎの
文献に見出される表から推論できる。例えば、１０ビツ
トシフトレジスタは、シーケンスを反復する前に１０２
３ピツトの周期を提供しよう。この周期に対応する１つ
の多項式は８進２０１１である。この多項式に対してシ
フトレジスタから排他的ＯＲゲートへの接続を決定する
ためには、８進表示は２進で表わされねばならない。こ
の２進表示では、右から１０ビツトが選ばれる。各ビッ
ト位置はシフトレジスタの１つのタップ出力に対応する
。この多項式の２進形式において、特定のビット位置に
おける１は、その対応するタップ出力から排他的ＯＲゲ
ート１０４への接続を指示する。多項式２０１１の場合
、シフトレジスタから排他的ＯＲゲート１０４への接続
は、ビット位ｔｏ（右端ピッＦ位置）とビット位置３に
存在しよう。

各シフトレジスタ長Ｎに対して、最大長シーケンスを与
える多数の異なるタップ出力形態（多項式）が存在する
。これらの多項式はＳｏ１６ｍａｎの文献に見出すこと
ができる。例えば、１０ビツトシフトレジスタの場合、
Ｓｏｌｏｍａｎの文献は、最大長すなわち１０２３の多
くの多項式を示している。

Ｓｏｌｏｍａｎの文献の表１−５は、６０の可能な多項
式が存在することを示しているが、すべてが最大長より
成るものではなかろう。多項式により発生される最大長
条ランダムシーケンスは、自己相関および相互相関に関
して最適であることが分った。

このように、同長Ｎのシフトレジスタに対して、数々の
シーケンスが発生される可能性がある。しかして、各シ
ーケンス−は、それ自身のシフトされたものまたは他の
多項式により発生されたシーケンスと最小の相関しか有
さない。この結果、異なる多項式を使用して異なるタッ
プ出力形態を形成せしめると、異なるレベルの７レ一ミ
ングピツト間の混乱を伴なうことなくデータの複数レベ
ルの多重化を可能になる。加えて、これは、各レベルの
多重化に対して異なるフレーム長の必要を排除する。

上述の原理を説明するために、１つの例を挙げよう。シ
フトレジスタ１０３の長さは４ビツトであると仮定する
。４ビツト長のシフトレジスタに対して、Ｓｏｌｏｍａ
ｎの文献は、３つの可能な多項式があることを示してい
る。これらの３つの多項式のうちの２が最大長より成る
。これらの２つの最大長条・項式の８進表示は２３およ
び３１である。

この例においては、最大長の多項式を８進で２３と考え
る。８進２３は１００１１の２進表示を生ずる。４ビツ
トシフトレジスタを使用して操作するとき、右から４ビ
ツトが選ばれる。これは、左から右に睨んで００１１を
生ずる。この場合、位置０および１（右基準で）が、シ
フトレジスタ１０３から排他的ＯＲゲート１０４に接続
される。

表１４ビット−１５状態シーケンス 表１は、タップ出力が多環式８進２３に接続された４ビ
ツトシフトレジスタ１０３に対する内容を示す。シフト
レジスタ１０３のビット位置は、シフトレジスタシーケ
ンスの各状態に対して示されている。４つ全部０のシフ
トレジスタ状態は不適合である。表１に示されるビット
位置は、ピッット０〜３（右基準）である。例えば、状
態す１のビット３、すなわち最左端ビットは、ビット位
置０に１を、ビット位ｔ１．２および３に０を含んでい
る。ビット３は、表１から分かるように状態１に対して
０である。

表１に示されるように、排他的ＯＲゲー）１０４の出力
は、状態す１が反復される前に１５の擬ランダム状態を
発生する。これは全く予期された通りである。何故なら
ば、前述のように、最大長多項式は、（２Ｎ）−１の擬
ランダム状態を生ずるからである。この例の場合、Ｎは
４に等しい。それゆえ、（２４）−１すなわち１５の異
なる状態を見るはずである。これは表１から観察された
通りである。

り田ツク１０１は、クロック信号を発生する。

分割器１０２がピッＦりｐツク１０１により発生される
クロックを分割する割合は、Ｍにより与えられる。こ＼
でＭは、フレームビットを含むフレームのビット数であ
る。例えば、標準Ｔ１キャリヤフレーミングにおいては
、Ｍは１９３、すなわち１９２のデータビット＋１７レ
ーミングピツトに等しかろう。

次に第２図を参照すると、擬ランダム７レーミング回路
の受信機部が示されている。伝送装置（図示せず）の受
信機部は、ＲＥＣＥＩＶＥＤ　ＢＩＴＳＩＮ　リードを
介してビットクロック回収回路２０１およびスイッチ２
０５に接続される。さらに、伝送袋ｆｉ　ハマた、ＲＥ
ＣＥＩＶＥＤ　ＢＩＴＳ　　ＩＮ　　９−Ｖｔｔ介して
フレーミング制御回路２０６に接続される。

ピットクロック回収回路２０１は、Ｍ分ｍ回路２０２に
接続される。Ｍ分割回路２０２の出力は、７レ一ミング
制御回路２０６のクロック入力およびＮ段階シフトレジ
スタ２０３のクロック入力に接続される。フレーミング
制御回路２０６は、Ｍ分割回路２０２のＲＥＳＥＴ　入
力に接続される。さらに、７レ一ミング制御回路２０６
はスイッチ２０５に接続される。スイッチ２０５は、単
極双投スイッチ、またはスイッチ機能を遂行するように
接続された論理回路であり、排他的ＯＲゲート２０４の
出力をＮ段階シフトレジスタ２０３の入力にゲートする
ように通常作動されている。スイッチ２０５は、フレー
ミング制御回路２０６により作動されて、排他的ＯＲゲ
ート２０４の出力を８段シフトレジスタ２０３の入力か
ら切断し、また伝送装置の出力ヲＲＥＣＥＩＶＥＤ　Ｂ
ＩＴＳ　ＩＮ　　！ｊ　−ドを介して８段シフトレジス
タ２０３に直接接続するＯ Ｎ段シフトレジスタ２０５は、複数のタップ出力を介し
て排他的ＯＲゲート２０４に接続される。

排他的ＯＲゲート２０４の出力は、上述のようにスイッ
チ２０５に接続される。さらに、排他的ＯＲゲート２０
４の出力は、フレーミング制御回路２０６に接続される
。最後に７レ一ミング回路２０６は、ＩＮ　ＦＲＡＭＥ
　　リードを介してディジタル通信システムの論理回路
に接続される。

受信ヒツトは、ＲＥＣＥＩＶＥＤ　ＢＩＴＳ　ＩＮ　　
リートを介してビットクワツク回収回路２０１に供給さ
れる。ピットクロック回収回路２Ｙ０１は、Ｍ分割回路
２０２を駆動する。Ｍは、特定のフレーム内の７レーミ
ングピツトを含むビットの数である。

Ｍ分割回５路２０２は予備的な７レ一ミング信号を発生
する。分割比Ｍは単位フレーム当りのビットの数に等し
いから、実際の７レーミングピツトである場合もありそ
うでない場合もある候補７レーミングピツトが、到来ビ
ット列において識別されるＯ Ｍ分割回路２０２の出力は、Ｎ段シフトレジスタ２０３
を１ビツト右にシフトせしめる。最初、７Ｌ／−ｉング
制御回路２０６は、ＲＥＣＥＩＶＥＤＢＩＴ８　ＩＮリ
ードをＮ段シフトレジスタ２０３の入力に接続するよう
にスイッチ２０５を動作させる。このシフトは、分割回
路２０２のＮサイクルの間続く。そのとき、候補ビット
が実際の７レーミングピツトであれば、受信シフトレジ
スタ２０３の内容は送信シフトレジスタの内容と一致す
る。

このとき、フレーム制御回路２０６はスイッチ２０５を
作動し、適正な擾ランダムフレーミングパターンが、到
来受信ビットを参照することなく２０３および２０４に
より局部的に連続的に発生される。

フレーミング制御回路２０６は、排他的ＯＲゲ−）２０
４の出力からの予測された７レーミングピツトを伝送チ
ャンネルを介して受信される候補７レーミングピツトと
比較する。７レ一ミング制御回路２０６は、既知のピッ
ト数で一致の数を計数するための加減カウンタを使用す
ることにより実施できる。候補７レーミングピツトと予
測された７レーミングピツトとの間に十分の一致があっ
たことを７レ一ミング制御回路２０６が結論すると、該
回路はＩＮ　ＦＲＡＭＥ　　！Ｊ−ドに信号を発生する
。フレーミング制御回路２０６は、候補フレーミングビ
ットと予測されたフレーミングビット間の比較が不十分
であると決定すると、ＲＥＳＥＴ　　１７−ドを介して
Ｍ分割回路２０２に同回路をリセットすべきことを指示
し、同時に、スイッチ２０５ヲＲＥＣＥＩＶＥＤ　ＢＩ
ＴＳ　ＩＮ　　９−ドに接続する。その結果、Ｍ分割回
路２０２は、７レーミングピツトとして試験されるべき
フレーム内の異なる候補ビット位置を選択する。このプ
ロセスは、適正な比較が見出されるまで継続する。適正
な比較のときには、ＩＮ　ＦＲＡＭ　’）−ド上に対応
する信号が発生され、その比較を指示する。

以上、本発明を好ましい具体例について図示説明したが
、技術に精通したものであれば、本発明の技術思想から
逸脱することなく種々の変形をなし得ることは容易に明
らかであろう。

【図面の簡単な説明】

第１図は本発明の原理を採用した擾ランダムフレーミン
グ送信回路の概略回路図、第２図は本発明の動作原理を
採用した擬ランダムフレーミング検出回路の概略回路図
である。 １０１：ビットク胃ツク １０２　：Ｍ分割回路 １０３：Ｎ段シフトレジスタ １０４：排他的ＯＲゲート ２０１：ビットク田ツク回収回路 ２０２　：Ｍ駆動回路 ２０５：Ｎ段シフトレジスタ ２０４：排他的ＯＲゲート ２０５：スイッチ ２０６：７レーミング制御回路

Claims (1)

【特許請求の範囲】
1. （１）伝送装置を介して他のデイジタル電気通信システ
   ムに伝送のため伝送データに挾み込まれる周期的フレー
   ミングデータを発生するための、デイジタル電気通信シ
   ステムにおける擬ランダムフレーミングジエネレータ回
   路において、予定された周波数の周期的クロック信号を
   発生するように動作するクロック手段と、該クロック手
   段に接続され前記周期的クロック信号に応答して作動さ
   れて、前記フレーミングデータおよび前記伝送データの
   ビット長に等しい周期の第２の周期的信号を発生するフ
   レームサイジング手段と、ゲート手段と、前記サイジン
   グ手段および前記伝送装置に接続され、複数のタップ出
   力および１つの入力を有し、前記第２の周期的信号に応
   答して周期的に作動されて複数のタップ出力信号を対応
   する前記複数のタップ出力上に発生するシフトレジスタ
   手段とを備え、該シフトレジスタ手段の前記タップ出力
   の少なくとも２つが、前記ゲート手段を介して前記入力
   に接続されており、該入力に接続されるタップ出力の各
   々が、前記シフトレジスタ手段の特定のサイズに対する
   最大長多項式に対応する論理１ビット位置表示であり、
   前記ゲート手段が前記シフトレジスタ手段の入力と前記
   タップ出力の前記の入力に接続されるものとの間に接続
   され、前記の入力に接続されるタップ出力信号に応答し
   て周期的に作動されて前記フレーミングデータを発生し
   、かつ前記ゲート手段が、前記伝送装置に接続されてお
   り、該伝送装置に前記同期的フレーミングデータを伝送
   するように作動されることを特徴とする擬ランダムフレ
   ーミングジエネレータ回路。