JPS61156804A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
- Publication number
- JPS61156804A JPS61156804A JP59276358A JP27635884A JPS61156804A JP S61156804 A JPS61156804 A JP S61156804A JP 59276358 A JP59276358 A JP 59276358A JP 27635884 A JP27635884 A JP 27635884A JP S61156804 A JPS61156804 A JP S61156804A
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- JP
- Japan
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- substrate
- thin film
- film
- insulating film
- magnetic thin
- Prior art date
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- Physical Vapour Deposition (AREA)
- Thin Magnetic Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気バブルメモリチップの製造方法に係り、特
に基板に絶縁性薄膜を被着させる薄膜形成方法に関する
。
に基板に絶縁性薄膜を被着させる薄膜形成方法に関する
。
第２図は磁気バブルメモリチップの層構成を説明するた
めの図で、第２図（ａｌは複数個の磁気バブルメモリチ
ップを形成したウェーハの平面図、第一２図（ｂｌは磁
気バブルメモリチップの拡大断面側面図である。
めの図で、第２図（ａｌは複数個の磁気バブルメモリチ
ップを形成したウェーハの平面図、第一２図（ｂｌは磁
気バブルメモリチップの拡大断面側面図である。
第２図（ａ）に示す如く磁気バブルメモリチップｌは１
枚のウェーハ２上に複数個同時に形成されており、カミ
かる状態で各チップの特性を試験した後ダイシングを行
い個々のチップに分割する。
枚のウェーハ２上に複数個同時に形成されており、カミ
かる状態で各チップの特性を試験した後ダイシングを行
い個々のチップに分割する。
ウェーハ２は第２図（ｂｌに示す如くガドリニウム・ガ
リウム・ガーネット（以下ＧＧＧと称する）基板３上に
磁性ガーネットの単結晶層４を生成し、単結晶層４の全
面を第一の二酸化シリコン（Ｓ ｉ １）２）の薄膜（
以下絶縁膜と称する）５で覆った上に、磁気バブルメモ
リ千ツブ１を構成するための各種パターンが、二つのマ
スクレベルに分けて形成されている。
リウム・ガーネット（以下ＧＧＧと称する）基板３上に
磁性ガーネットの単結晶層４を生成し、単結晶層４の全
面を第一の二酸化シリコン（Ｓ ｉ １）２）の薄膜（
以下絶縁膜と称する）５で覆った上に、磁気バブルメモ
リ千ツブ１を構成するための各種パターンが、二つのマ
スクレベルに分けて形成されている。
第一のマスクレベルでは絶縁層５の一ヒにジェネレータ
ゲート、トランスファゲート等のアルミニウムを主体と
する導体よりなるパターン６や、パターン６に関連する
電極７が形成され全面が第二の絶縁Ｈ灸で覆われる。第
二の絶縁層は導体よりなるパターン６や電′＄Ｊ８７の
周囲に充填する絶縁層８ａと、パターン６を覆うように
形成される絶縁層８ｂの二層に分かれており、絶縁ｉ８
ａおよび８ｂはそれぞれ別個に形成される。
ゲート、トランスファゲート等のアルミニウムを主体と
する導体よりなるパターン６や、パターン６に関連する
電極７が形成され全面が第二の絶縁Ｈ灸で覆われる。第
二の絶縁層は導体よりなるパターン６や電′＄Ｊ８７の
周囲に充填する絶縁層８ａと、パターン６を覆うように
形成される絶縁層８ｂの二層に分かれており、絶縁ｉ８
ａおよび８ｂはそれぞれ別個に形成される。
第二のマスクレベルでは絶縁膜８ｂの上にマイナールー
プ、メジャーライン、検知器等、パーマロイ（Ｆｅ−Ｎ
ｉ合金）よりなるパターン９や、パターン９に関連する
電極７が形成され、その全面が第三の絶縁膜１０で覆わ
れる。
プ、メジャーライン、検知器等、パーマロイ（Ｆｅ−Ｎ
ｉ合金）よりなるパターン９や、パターン９に関連する
電極７が形成され、その全面が第三の絶縁膜１０で覆わ
れる。
このように基板３上に各種の薄膜がスパッタリングで層
状に形成されているが、スパッタ装置中でＶｔ膜を形成
している時の温度と、それをスパッタ装置から取り出し
た後の温度は当然異なり基板に反りを生じる。基板が反
ることによってその上に形成された薄膜に歪が加わるが
、上記薄膜の中でパーマロイ等磁性薄膜（以下磁性薄膜
と称する）から形成されたパターン９は歪が加わると磁
気特性が急激に変化する。
状に形成されているが、スパッタ装置中でＶｔ膜を形成
している時の温度と、それをスパッタ装置から取り出し
た後の温度は当然異なり基板に反りを生じる。基板が反
ることによってその上に形成された薄膜に歪が加わるが
、上記薄膜の中でパーマロイ等磁性薄膜（以下磁性薄膜
と称する）から形成されたパターン９は歪が加わると磁
気特性が急激に変化する。
そこで上記スパッタ装置において、磁性薄膜に加わる歪
を制御できる薄膜の形成方法の開発が望まれている。
を制御できる薄膜の形成方法の開発が望まれている。
第４図は基板に絶縁膜を形成するスパッタ装置の一例で
ある。
ある。
図において基板２はホルダ１１によって一ヒ部の電極１
２に押し付けられており、電極１２は循環している冷却
水によって常に冷却されると共に、図示してない電動機
によって駆動され回転している。一方ターゲット（Ｓｉ
０２） １３はシャッタ１４を介して電極１２に対向す
る位置に設けた電極１５に固定されている。
２に押し付けられており、電極１２は循環している冷却
水によって常に冷却されると共に、図示してない電動機
によって駆動され回転している。一方ターゲット（Ｓｉ
０２） １３はシャッタ１４を介して電極１２に対向す
る位置に設けた電極１５に固定されている。
５ｉ０２の＊＊＊は組織を緻密にし段差部があっても他
の部分との間を滑らかな曲線で接続するために、基板２
に負電位を印加するバイアススパッタ法により形成して
いる。そのために−上部電極１２と装置のフレームの間
にバイアス用電源が、また電極１５と装置のフレームの
間にはターゲット電源が接続されている。
の部分との間を滑らかな曲線で接続するために、基板２
に負電位を印加するバイアススパッタ法により形成して
いる。そのために−上部電極１２と装置のフレームの間
にバイアス用電源が、また電極１５と装置のフレームの
間にはターゲット電源が接続されている。
基板２を装着した電極１２、ターゲソ１−１３を装着し
た電極１５、およびシャッタ１４は外気から遮断された
スパッタ室１６の中に収納されており、スパッタ室１６
はチューブ１７を介して図示してない排気系に接続され
ている。
た電極１５、およびシャッタ１４は外気から遮断された
スパッタ室１６の中に収納されており、スパッタ室１６
はチューブ１７を介して図示してない排気系に接続され
ている。
スバツタ工程において基板の反りに影響を及ぼす因子と
して、形成するｗｌ検の膜厚と薄膜を形成するときの基
板温度がある。
して、形成するｗｌ検の膜厚と薄膜を形成するときの基
板温度がある。
例えば形成する薄膜、特に絶縁膜として三層に形成され
る、５ｉＯｚの膜厚を薄くすれば基板の反りが小さくな
り、磁性薄膜に加わる歪を低減することが可能である。
る、５ｉＯｚの膜厚を薄くすれば基板の反りが小さくな
り、磁性薄膜に加わる歪を低減することが可能である。
しかし絶縁膜の膜厚を薄くするとピンホールが発生し、
各種パターン間の絶縁性が低下するという問題がある。
各種パターン間の絶縁性が低下するという問題がある。
そこで従来の絶縁膜形成工程では基板の温度を上昇させ
る熱を、上部電極および循環する冷却水を介して外部に
逃がし、基板の温度制御を行うことによって基板の反り
の増大を抑制していた。
る熱を、上部電極および循環する冷却水を介して外部に
逃がし、基板の温度制御を行うことによって基板の反り
の増大を抑制していた。
しかし上部電極の熱容量が部分毎に異なるために、冷却
水によって上部電極を冷却しても全ての基板温度を一様
にすることが困難であり、基板温度を厳密に管理し制御
することは不可能である。
水によって上部電極を冷却しても全ての基板温度を一様
にすることが困難であり、基板温度を厳密に管理し制御
することは不可能である。
したがって上部電極を冷却する従来の薄膜形成方法では
、磁性薄膜に加わる歪を今以上に低減できないという問
題がある。
、磁性薄膜に加わる歪を今以上に低減できないという問
題がある。
ｃ問題点を解決するための手段〕
上記問題点は薄膜形成に伴う基板の反りを制御すること
を目的として、基板に印加するバイアス電位を任意に変
化せしめる本発明の薄膜形成方法によって解決される。
を目的として、基板に印加するバイアス電位を任意に変
化せしめる本発明の薄膜形成方法によって解決される。
〔作用）
実験によれば基板に印加するバイアス電位を小さくする
種基板の反りは減少する。°したがって基板に印゛加す
るバイアス電位を任意に変化せしめ、基板の反りを制御
することによって磁性薄膜に加わる歪を今以上に低減す
ることが可能になる。
種基板の反りは減少する。°したがって基板に印゛加す
るバイアス電位を任意に変化せしめ、基板の反りを制御
することによって磁性薄膜に加わる歪を今以上に低減す
ることが可能になる。
以下添付図により本発明の実施例について説明する。第
１図はバイアス電位の電位差と基板の反りの関係を示す
実験データである。
１図はバイアス電位の電位差と基板の反りの関係を示す
実験データである。
同図はバイアス電位の電位差を０にしたときの ′基
板の反りを基準とし、電位差の変化と共に変化する基板
の反りの大きさを示している。例えば電位差が０であれ
ば基板の反りはＯであるが、電位差が１１．５Ｖになる
と１０ＩＩＩＩＩ幅の基板が約１．０μｍ、また電位差
が３５．ＯＶになると１０ｍｍ幅の基板が約１．４μｍ
反ることを示している。
板の反りを基準とし、電位差の変化と共に変化する基板
の反りの大きさを示している。例えば電位差が０であれ
ば基板の反りはＯであるが、電位差が１１．５Ｖになる
と１０ＩＩＩＩＩ幅の基板が約１．０μｍ、また電位差
が３５．ＯＶになると１０ｍｍ幅の基板が約１．４μｍ
反ることを示している。
そこで例えば段差部と他の部分との間を滑らかな曲線で
接続する必要があり、しかも比較的膜厚が薄く緻密な組
織の膜の形成が要求される、第一の絶縁膜、および第二
の絶縁膜は大きいバイアス電位を印加した状態で形成し
、滑らかな曲線で接続する必要が無く、しかも比較的膜
厚が厚くて緻密な組織も要求されない、第三の絶縁膜は
バイアス電位を小さくして形成することによって、基板
の反りが減少し磁性薄膜に加わる歪を今以−ヒに低減す
ることができる。
接続する必要があり、しかも比較的膜厚が薄く緻密な組
織の膜の形成が要求される、第一の絶縁膜、および第二
の絶縁膜は大きいバイアス電位を印加した状態で形成し
、滑らかな曲線で接続する必要が無く、しかも比較的膜
厚が厚くて緻密な組織も要求されない、第三の絶縁膜は
バイアス電位を小さくして形成することによって、基板
の反りが減少し磁性薄膜に加わる歪を今以−ヒに低減す
ることができる。
上述の如く本発明によれば磁性薄膜に加わる歪を低減で
きる薄膜形成方法を提供することができる。
きる薄膜形成方法を提供することができる。
第１図はバイアス電位と基板の反りの関係をボす実験デ
ータ、 第２図は磁気バブルメモリチップの層構成を説明するた
めの図で、 第２図（ａｌはウェーハの平面図、 第２図中）は磁気ハブルメモリチソプの拡大断面側面図
、 第３図εよスパッタ装置の一例、 である。 ％１困 ハ゛イアス電イ責 （Ｖ） −ｚｒＤ ′４３ 口 手続補正書（ＩＭ鋤 昭和 年 月 日 ６０．９．２６ １、事件の表示 昭和９７年特許ｌＩ＋第２）乙３計３号３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地４
代 理 人 住所 神奈川県用崎市中原区
上小田中１０１５番讐二“富士通株式会社内 ８、補正の内容別紙の通り ・ （１）本願明細書の「特許請求の範囲」を別紙の通り補
正する。 （２）本願明細書第３頁第４行目の「その全面が」を［
その全面が８１０２等からなる］と補正する。 （３）本願明細書第６頁第２行目〜鄭５行目に記載の文
章を下記の通り補正する。 「上記問題点は、基板上Ｖｃｉ性薄膜薄膜酸化シリコン
からなる絶縁膜が積層形成され、且つ該絶縁膜をバイア
ススパッタ法にて前記基板に印加するバイアス電位を任
意に変化させながら形成したことを特徴とする薄膜形成
方法によって解決される。」 「基板上に磁性薄膜と二酸化シリコンからなる絶に イ
させながら形成したことを特徴とする薄膜形成方法。」
ータ、 第２図は磁気バブルメモリチップの層構成を説明するた
めの図で、 第２図（ａｌはウェーハの平面図、 第２図中）は磁気ハブルメモリチソプの拡大断面側面図
、 第３図εよスパッタ装置の一例、 である。 ％１困 ハ゛イアス電イ責 （Ｖ） −ｚｒＤ ′４３ 口 手続補正書（ＩＭ鋤 昭和 年 月 日 ６０．９．２６ １、事件の表示 昭和９７年特許ｌＩ＋第２）乙３計３号３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地４
代 理 人 住所 神奈川県用崎市中原区
上小田中１０１５番讐二“富士通株式会社内 ８、補正の内容別紙の通り ・ （１）本願明細書の「特許請求の範囲」を別紙の通り補
正する。 （２）本願明細書第３頁第４行目の「その全面が」を［
その全面が８１０２等からなる］と補正する。 （３）本願明細書第６頁第２行目〜鄭５行目に記載の文
章を下記の通り補正する。 「上記問題点は、基板上Ｖｃｉ性薄膜薄膜酸化シリコン
からなる絶縁膜が積層形成され、且つ該絶縁膜をバイア
ススパッタ法にて前記基板に印加するバイアス電位を任
意に変化させながら形成したことを特徴とする薄膜形成
方法によって解決される。」 「基板上に磁性薄膜と二酸化シリコンからなる絶に イ
させながら形成したことを特徴とする薄膜形成方法。」
Claims (1)
- バイアススパッタ法により基板上に薄膜を形成する工程
において、薄膜形成に伴う基板の反りを制御することを
目的として、基板に印加するバイアス電位を任意に変化
せしめることを特徴とする薄膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276358A JPS61156804A (ja) | 1984-12-28 | 1984-12-28 | 薄膜形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59276358A JPS61156804A (ja) | 1984-12-28 | 1984-12-28 | 薄膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156804A true JPS61156804A (ja) | 1986-07-16 |
| JPH0255923B2 JPH0255923B2 (ja) | 1990-11-28 |
Family
ID=17568314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59276358A Granted JPS61156804A (ja) | 1984-12-28 | 1984-12-28 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156804A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147060A (ja) * | 1987-12-04 | 1989-06-08 | Hitachi Ltd | スパッタリング装置 |
| JPH01184276A (ja) * | 1988-01-20 | 1989-07-21 | Hitachi Ltd | スパッタによる成膜方法及びその装置 |
-
1984
- 1984-12-28 JP JP59276358A patent/JPS61156804A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147060A (ja) * | 1987-12-04 | 1989-06-08 | Hitachi Ltd | スパッタリング装置 |
| JPH01184276A (ja) * | 1988-01-20 | 1989-07-21 | Hitachi Ltd | スパッタによる成膜方法及びその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0255923B2 (ja) | 1990-11-28 |
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