JPS61156460A - 共有メモリ装置 - Google Patents
共有メモリ装置Info
- Publication number
- JPS61156460A JPS61156460A JP27596484A JP27596484A JPS61156460A JP S61156460 A JPS61156460 A JP S61156460A JP 27596484 A JP27596484 A JP 27596484A JP 27596484 A JP27596484 A JP 27596484A JP S61156460 A JPS61156460 A JP S61156460A
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- JP
- Japan
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- cycle
- output
- accessed
- semaphor
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は複数の中央演算処理装置（以下ＣＰＵという）
からアクセス可能な共有メモリ装置に関する。
からアクセス可能な共有メモリ装置に関する。
近年は、処理の高速化を図るためにひとつの装置内に複
数個のＣＰＵと、これらＣＰＵから共にアクセスするこ
とができる共有メモリ装置を設けることが多い。この装
置では、各ｃｐｕｍの同期をとるため、共有メモリ装置
の特定の番地を介して一方のＣＰＵから他方のＣＰＵへ
情報を伝達する。このような方式をセマフォ（Ｓｅｍａ
ｐｈｏｒｅ ）方式という。このセマフォ方式を実現す
るため、テストアンドセット（ＴＡＳ）命令がある。テ
ストアンドセット命令とは、あるＣＰＵが、セマフォ方
式におけ委特定番地（セマフォ指定番地）の内容を読出
し、その内容に所定の処理をおこなって再びセマフォ指
定番地に書込む命令である。
数個のＣＰＵと、これらＣＰＵから共にアクセスするこ
とができる共有メモリ装置を設けることが多い。この装
置では、各ｃｐｕｍの同期をとるため、共有メモリ装置
の特定の番地を介して一方のＣＰＵから他方のＣＰＵへ
情報を伝達する。このような方式をセマフォ（Ｓｅｍａ
ｐｈｏｒｅ ）方式という。このセマフォ方式を実現す
るため、テストアンドセット（ＴＡＳ）命令がある。テ
ストアンドセット命令とは、あるＣＰＵが、セマフォ方
式におけ委特定番地（セマフォ指定番地）の内容を読出
し、その内容に所定の処理をおこなって再びセマフォ指
定番地に書込む命令である。
このようなテストアンドセット命令が実行されるセマフ
ォ指定番地には、セマフォ動作以外のアクセスは禁止さ
れなければならない。セマフォ指定番地の内容が変更さ
れると各ＣＰＵ間の同期がとれなくなるからである。特
に表示装置等のように常に共有メモリ装置と表示装置内
のメモリとの間でデータをやりとりをするような装置を
使用する場合には、誤動作によりセマフォ指定番地の内
容をアクセスする危険性が高い。
ォ指定番地には、セマフォ動作以外のアクセスは禁止さ
れなければならない。セマフォ指定番地の内容が変更さ
れると各ＣＰＵ間の同期がとれなくなるからである。特
に表示装置等のように常に共有メモリ装置と表示装置内
のメモリとの間でデータをやりとりをするような装置を
使用する場合には、誤動作によりセマフォ指定番地の内
容をアクセスする危険性が高い。
しかしながら従来の共有メモリ装置では、アクセスされ
たアドレスがセマフォ指定番地であるか否かにかかわら
ず、すべて有効なアクセスとしているため、誤動作によ
るセマフォ指定番地へのアクセスを防止することができ
ず、セマフォ方式による各ＣＰＵ間の同期が狂う場合が
あった。
たアドレスがセマフォ指定番地であるか否かにかかわら
ず、すべて有効なアクセスとしているため、誤動作によ
るセマフォ指定番地へのアクセスを防止することができ
ず、セマフォ方式による各ＣＰＵ間の同期が狂う場合が
あった。
本発明は上記事情を考慮してなされたもので、セマフォ
指定番地のような特定番地にセマフォ動作以外のアクセ
スがあっても、そのアクセスを無効にすることができる
共有メモリ装置を提供することを目的とする。
指定番地のような特定番地にセマフォ動作以外のアクセ
スがあっても、そのアクセスを無効にすることができる
共有メモリ装置を提供することを目的とする。
上記目的を達成するために本発明による共有メモリ装置
は、アクセスされてアドレスをそのまま出力するレシー
バと、セマフォ指定番地等の特定アドレスには特定値が
書込まれ他のアドレスには自己のアドレスが書込まれた
読出し専用メモリと、レシーバおよび読出し専用メモリ
からの出力アドレスが特定値以外の場合のみアクセス応
答信号を出力する手段とを設け、メモリバスサイクルを
分割した第１のサイクルではレシーバを動作させ、第２
のサイクルでは読出し専用メモリを動作させることによ
り、第２のサイクルでは特定アドレスにアクセスするこ
とができないようにしたことを特徴とする。
は、アクセスされてアドレスをそのまま出力するレシー
バと、セマフォ指定番地等の特定アドレスには特定値が
書込まれ他のアドレスには自己のアドレスが書込まれた
読出し専用メモリと、レシーバおよび読出し専用メモリ
からの出力アドレスが特定値以外の場合のみアクセス応
答信号を出力する手段とを設け、メモリバスサイクルを
分割した第１のサイクルではレシーバを動作させ、第２
のサイクルでは読出し専用メモリを動作させることによ
り、第２のサイクルでは特定アドレスにアクセスするこ
とができないようにしたことを特徴とする。
本発明の一実施例による共有メモリ装置を第１図に示す
。この共有メモリ装置１゛は、２つのＣＰＵ２および３
からアクセスすることができる。共有メモリ装置１、Ｃ
ＰＵ２．３間はメモリバス４により接続されている。Ｃ
ＰＵ２．３からのアクセスアドレスは、読出し専用メモ
リ（ＲＯＭ＞８およびレシーバ９に入力される。レシー
バ９は入力したアクセスアドレスをそのまま出力するも
のである。ＲＯＭ８のセマフォ指定番地には特定の値、
例えば「０」が書込まれ、セマフォ指定番地以外にはそ
の番地と同じ値が書込まれている。したがってＲＯＭ８
の入力アドレスがセマフォ番地であればｒＯＪが出力さ
れ、セマフォ番地以外であれば入力アドレスと同じ値が
出力される。レシーバ９とＲＯＭ８の出力端は比較部１
０の入力端に接続されている。
。この共有メモリ装置１゛は、２つのＣＰＵ２および３
からアクセスすることができる。共有メモリ装置１、Ｃ
ＰＵ２．３間はメモリバス４により接続されている。Ｃ
ＰＵ２．３からのアクセスアドレスは、読出し専用メモ
リ（ＲＯＭ＞８およびレシーバ９に入力される。レシー
バ９は入力したアクセスアドレスをそのまま出力するも
のである。ＲＯＭ８のセマフォ指定番地には特定の値、
例えば「０」が書込まれ、セマフォ指定番地以外にはそ
の番地と同じ値が書込まれている。したがってＲＯＭ８
の入力アドレスがセマフォ番地であればｒＯＪが出力さ
れ、セマフォ番地以外であれば入力アドレスと同じ値が
出力される。レシーバ９とＲＯＭ８の出力端は比較部１
０の入力端に接続されている。
ＲＯＭ８とレシーバ９は共通の制御信号１３により制御
される。この制御信号１３は本実施例ではＣＰＵ２から
出力される。制御信号１３がＨレベルであればレシーバ
９が動作状態となり、レシーバ９から出力されるアドレ
ス、すなわちアクセスアドレスが比較部１０に出力され
る。逆に制御信号１３がＬレベルであればＲＯＭ８が動
作状態となり、ＲＯＭ８から出力されるアドレス、すな
わちセマフォ指定番地では「０」、セマフォ指定番地以
外ではアクセスアドレスが比較部１０に出力される。
される。この制御信号１３は本実施例ではＣＰＵ２から
出力される。制御信号１３がＨレベルであればレシーバ
９が動作状態となり、レシーバ９から出力されるアドレ
ス、すなわちアクセスアドレスが比較部１０に出力され
る。逆に制御信号１３がＬレベルであればＲＯＭ８が動
作状態となり、ＲＯＭ８から出力されるアドレス、すな
わちセマフォ指定番地では「０」、セマフォ指定番地以
外ではアクセスアドレスが比較部１０に出力される。
比較部１０の他方の入力端には、共有メモリ識別用スイ
ッチ７の出力端が接続されている。共有メモリ識別用ス
イッチ７は、ひとつの装置に複数の共有メモリ装置１が
設けられている場合に、いずれのアドレスの共有メモリ
装Ｈ１であるかを識別するものである。具体的にはＤＩ
Ｒスイッチ等により、アクセスアドレスの高位ビットの
みを指定する。
ッチ７の出力端が接続されている。共有メモリ識別用ス
イッチ７は、ひとつの装置に複数の共有メモリ装置１が
設けられている場合に、いずれのアドレスの共有メモリ
装Ｈ１であるかを識別するものである。具体的にはＤＩ
Ｒスイッチ等により、アクセスアドレスの高位ビットの
みを指定する。
比較部１０は、ＲＯＭ８およびレシーバ９から出力され
るアドレスと、共有メモリ識別用スイッチ７から出力さ
れるアドレスを比較し、−１致するか否かを示す一致信
号とともに、メモリ１１へのアドレスを出力する。この
アドレスはメモリ１１の容量により定まるビット数であ
り、アクセスアドレスの下位ビットである。
るアドレスと、共有メモリ識別用スイッチ７から出力さ
れるアドレスを比較し、−１致するか否かを示す一致信
号とともに、メモリ１１へのアドレスを出力する。この
アドレスはメモリ１１の容量により定まるビット数であ
り、アクセスアドレスの下位ビットである。
ＡＮＤゲート６は、この共有メモリ装置１に対するアク
セスを有効とするか否かの応答信号をＣＰＵ２．３に出
力する。コントロール部５からのコントロール信号と比
較部１０からの一致信号が入力されたときに、応答信号
を出力する。比較部１０から不一致信号が出力されたと
きには、ＡＮＤゲート６は応答信号を出力せず、この共
有メモリ装置１１へのアクセスは無効とされる。
セスを有効とするか否かの応答信号をＣＰＵ２．３に出
力する。コントロール部５からのコントロール信号と比
較部１０からの一致信号が入力されたときに、応答信号
を出力する。比較部１０から不一致信号が出力されたと
きには、ＡＮＤゲート６は応答信号を出力せず、この共
有メモリ装置１１へのアクセスは無効とされる。
コントロール部５はこの共有メモリ装置１の制御をおこ
なうもので、例えばメモリ１１に語選択信号（ＲΔＳ信
号）、桁選択信号（ＣΔＳ信号）、書込許可信号（ＷＥ
倍信号を出力する。またＣＰＵ２，３からはコントロー
ル部５ヘメモリ起動信号１２が出力される。このメモリ
起動信号１２により共有メモリ装置１が起動される。
なうもので、例えばメモリ１１に語選択信号（ＲΔＳ信
号）、桁選択信号（ＣΔＳ信号）、書込許可信号（ＷＥ
倍信号を出力する。またＣＰＵ２，３からはコントロー
ル部５ヘメモリ起動信号１２が出力される。このメモリ
起動信号１２により共有メモリ装置１が起動される。
次に本実施例の動作を説明する。
本実施例ではメモリバスサイクルを第２図に示すように
Ａと８に分割する。サイクルＡは、ＣＰＵ２，３からア
クセスされるサイクルで、セマフォ指定番地へのテスト
アンドセット命令も含めてなされる。サイクルＢは表示
装δ（図示せず）からアクセスされるサイクルである。
Ａと８に分割する。サイクルＡは、ＣＰＵ２，３からア
クセスされるサイクルで、セマフォ指定番地へのテスト
アンドセット命令も含めてなされる。サイクルＢは表示
装δ（図示せず）からアクセスされるサイクルである。
このようにメモリバスサイクルを分割して、表示装置用
のサイクルとＣＰＵ用のサイクルを交互に設けたのは、
表示装置における表示速度とＣＰＵにおける処理速度を
落とさないようにするためである。
のサイクルとＣＰＵ用のサイクルを交互に設けたのは、
表示装置における表示速度とＣＰＵにおける処理速度を
落とさないようにするためである。
メモリバスサイクルの分割はＲＯＭ８およびレシーバ９
への制御信号１３によりなされる。ナイクルＡで制御信
号１３がトルベルになると、レシーバ９が動作状態にな
り、ＣＰＵ２，３からのアクセスアドレスがそのまま比
較部１０に入力される。比較部１０では、共有メモリ識
別用スイッチ７に設定された高位ビットと、レシーバ９
から入力するアクセスアドレスの高位ビットが比較され
る。アクセスアドレスがこの共有メモリ装置１をアクセ
スするものであれば、一致信号がＡＮＤゲート６に出力
され、ＡＮＤゲート６からは応答信号が出力される。ア
クセスアドレスがこの共有メモリ装置１をアクセスする
ものでなければ、共有メモリ識別用スイッチ７からの高
位ビットとアクセスアドレスの高位ビットが不一致とな
り、ＡＮＤゲート６に不一致信号が出力され、ＡＮＤゲ
ート６からは応答信号が出力されない。
への制御信号１３によりなされる。ナイクルＡで制御信
号１３がトルベルになると、レシーバ９が動作状態にな
り、ＣＰＵ２，３からのアクセスアドレスがそのまま比
較部１０に入力される。比較部１０では、共有メモリ識
別用スイッチ７に設定された高位ビットと、レシーバ９
から入力するアクセスアドレスの高位ビットが比較され
る。アクセスアドレスがこの共有メモリ装置１をアクセ
スするものであれば、一致信号がＡＮＤゲート６に出力
され、ＡＮＤゲート６からは応答信号が出力される。ア
クセスアドレスがこの共有メモリ装置１をアクセスする
ものでなければ、共有メモリ識別用スイッチ７からの高
位ビットとアクセスアドレスの高位ビットが不一致とな
り、ＡＮＤゲート６に不一致信号が出力され、ＡＮＤゲ
ート６からは応答信号が出力されない。
サイクルＢで制御信号１３がトルベルになると、ＲＯＭ
８が動作状態となり、ＲＯＭ８から出力されるアドレス
が比較部１０に入力される。比較部１０では、共有メモ
リ識別用スイッチ７に設定された高位ビットとＲＯＭ８
からのアドレスの高位ビットが出力される。ＲＯＭ８は
セマフォ指定番地以外では入力したアクセスアドレスと
同じアドレスを出力するから、サイクルＡと同様に動作
する。セマフォ指定番地がアクセスされた場合には、Ｒ
ＯＭ８からはすべて「０」が出力されるから、比較部１
０からは必ず不一致信号がＡＮＤゲート６に出力される
ことになる。このためＡＮＤゲート６は応答信号を出力
しない。このようにサイクルＢでは、誤ってセマフォ指
定番地がアクセスされたとしても応答信号が出力されず
、セマフォ指定番地の内容が古き換えられることはない
。
８が動作状態となり、ＲＯＭ８から出力されるアドレス
が比較部１０に入力される。比較部１０では、共有メモ
リ識別用スイッチ７に設定された高位ビットとＲＯＭ８
からのアドレスの高位ビットが出力される。ＲＯＭ８は
セマフォ指定番地以外では入力したアクセスアドレスと
同じアドレスを出力するから、サイクルＡと同様に動作
する。セマフォ指定番地がアクセスされた場合には、Ｒ
ＯＭ８からはすべて「０」が出力されるから、比較部１
０からは必ず不一致信号がＡＮＤゲート６に出力される
ことになる。このためＡＮＤゲート６は応答信号を出力
しない。このようにサイクルＢでは、誤ってセマフォ指
定番地がアクセスされたとしても応答信号が出力されず
、セマフォ指定番地の内容が古き換えられることはない
。
ＡＮＤゲート６から応答信号が出力されると、比較部１
０か出力されたアクセスアドレスの下位ビットによりメ
モリ１１がアクセスされ、その内容が出力される。ＡＮ
Ｄゲート６がら応答信号が出力されない場合には、その
アクセスは無効となる。
０か出力されたアクセスアドレスの下位ビットによりメ
モリ１１がアクセスされ、その内容が出力される。ＡＮ
Ｄゲート６がら応答信号が出力されない場合には、その
アクセスは無効となる。
以上の通り本発明によればセマフォ指定番地のような特
定の番地にアクセスしても、そのアクセスを無効にする
ことができる。これによりその特定番地が誤ってアクセ
スされたとしても、その特定番地の内容が書き換えられ
ることはない。
定の番地にアクセスしても、そのアクセスを無効にする
ことができる。これによりその特定番地が誤ってアクセ
スされたとしても、その特定番地の内容が書き換えられ
ることはない。
第１図は本発明の一実施例による共有メモリ装置のブロ
ック図、第２図（ａ）、（ｂ）は同共有メモリ装置の動
作を示すタイムチャートである。 １・・・共有メモリ装置、２，３・・・ＣＰＵ、４・・
・メモリバス、５・・・コントロール部、６・・・ＡＮ
Ｄゲート、７・・・７・・・共有メモリ識別用スイッチ
、８・・・ＲＯＭ、９・・・レシーバ、１０・・・比較
部、１１・・・メモリ、１２・・・メモリ起動信号、１
３・・・制御信号。 出願人代理人 猪 股 清 第２図
ック図、第２図（ａ）、（ｂ）は同共有メモリ装置の動
作を示すタイムチャートである。 １・・・共有メモリ装置、２，３・・・ＣＰＵ、４・・
・メモリバス、５・・・コントロール部、６・・・ＡＮ
Ｄゲート、７・・・７・・・共有メモリ識別用スイッチ
、８・・・ＲＯＭ、９・・・レシーバ、１０・・・比較
部、１１・・・メモリ、１２・・・メモリ起動信号、１
３・・・制御信号。 出願人代理人 猪 股 清 第２図
Claims (1)
- 【特許請求の範囲】 複数の中央演算処理装置からアクセス可能であってメモ
リバスサイクルに同期して動作する共有メモリ装置にお
いて、 前記メモリバスサイクルを分割した第１のサイクルで動
作状態となり、アクセスされたアドレスをそのまま出力
するレシーバと、 前記メモリバスサイクルを分割した第２のサイクルで動
作状態となり、前記中央演算処理装置間の同期をとるた
めのデータを格納する特定アドレスには、その特定アド
レスとは異なる特定値が書込まれ、前記特定アドレス以
外には自己のアドレスが書込まれた読出し専用メモリと
、 前記レシーバまたは前記読出し専用メモリからの出力ア
ドレスを入力し、この出力アドレスが前記特定値であれ
ばアクセスした中央演算処理装置へアクセス応答信号を
出力せず、この出力アドレスが前記特定値でなければア
クセス応答信号を出力する手段とを備え、 前記第２のサイクルでは前記特定アドレスにアクセスす
ることができないようにしたことを特徴とする共有メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27596484A JPS61156460A (ja) | 1984-12-28 | 1984-12-28 | 共有メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27596484A JPS61156460A (ja) | 1984-12-28 | 1984-12-28 | 共有メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156460A true JPS61156460A (ja) | 1986-07-16 |
Family
ID=17562870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27596484A Pending JPS61156460A (ja) | 1984-12-28 | 1984-12-28 | 共有メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156460A (ja) |
-
1984
- 1984-12-28 JP JP27596484A patent/JPS61156460A/ja active Pending
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