JPS61150364A - 半導体装置 - Google Patents
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- JPS61150364A JPS61150364A JP59278438A JP27843884A JPS61150364A JP S61150364 A JPS61150364 A JP S61150364A JP 59278438 A JP59278438 A JP 59278438A JP 27843884 A JP27843884 A JP 27843884A JP S61150364 A JPS61150364 A JP S61150364A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は同一半導体チップ内にＰ及びＮチャネル型ＭＯ
Ｓ トランジスタを有する相補ＭＯＳ型の半導体装置に
関する。
Ｓ トランジスタを有する相補ＭＯＳ型の半導体装置に
関する。
ＣＭＯ８型ＩＣ（相補ＭＯＳ型集積回路）は優れた電気
的特性を有することから、従来よシ多くの応用分野で使
用されている。 ＣＭＯＳ構造で構成される種々のデバ
イスのうち、基本的な回路はインバータであって、その
回路構成を第４図に不実図示した如（ＣＭＯＳインバー
タは、ＰＭＯ８トランジスタｐｉ とＮＭＯＳ トラン
ジスタＮ１とを相互接続して構成される。即ちこれらト
ランジスタＰ１とＮ１のダートを相互接続して入力ｖＩ
Ｎに接続し、またこれらトランジスタのドレインを相互
接続して出力ｖｏｔｒ’ｒに接続する。トランジスタｐ
、のソースを正電源ｖＤＤに接続すると共に、トランジ
スタＮｌのソースを接地電源Ｖ８８に接続して構成して
いる。
的特性を有することから、従来よシ多くの応用分野で使
用されている。 ＣＭＯＳ構造で構成される種々のデバ
イスのうち、基本的な回路はインバータであって、その
回路構成を第４図に不実図示した如（ＣＭＯＳインバー
タは、ＰＭＯ８トランジスタｐｉ とＮＭＯＳ トラン
ジスタＮ１とを相互接続して構成される。即ちこれらト
ランジスタＰ１とＮ１のダートを相互接続して入力ｖＩ
Ｎに接続し、またこれらトランジスタのドレインを相互
接続して出力ｖｏｔｒ’ｒに接続する。トランジスタｐ
、のソースを正電源ｖＤＤに接続すると共に、トランジ
スタＮｌのソースを接地電源Ｖ８８に接続して構成して
いる。
このようなＣＭＯＳインバータに代表されるＣＭＯＳデ
バイスにおいては、 ＰＭＯ８トランジスタとＮＭＯＳ
トランジスタを形成する場合に、例えばＮ型基板を使
用した場合には、Ｐウェル層と呼ばれる電気的に分離さ
れた領域が形成される。従ってＭＯＳ トランジスタの
ソース及びドレインを形成する拡散領域とＰウェル層及
びＮ型基板との間で、種々のノぐイ２−ラトランジスタ
が寄生素子として構成される。
バイスにおいては、 ＰＭＯ８トランジスタとＮＭＯＳ
トランジスタを形成する場合に、例えばＮ型基板を使
用した場合には、Ｐウェル層と呼ばれる電気的に分離さ
れた領域が形成される。従ってＭＯＳ トランジスタの
ソース及びドレインを形成する拡散領域とＰウェル層及
びＮ型基板との間で、種々のノぐイ２−ラトランジスタ
が寄生素子として構成される。
この点について、第５図に示したＣＭＯＳインバータの
断面図で説明する。即ち基板１はＮ型の半導体物質で構
成されており、その中にＰ型ウェル層２が形成される。
断面図で説明する。即ち基板１はＮ型の半導体物質で構
成されており、その中にＰ型ウェル層２が形成される。
基板１の表面には、Ｐ型の拡散領域３ム、３Ｂが形成さ
れており、表面上に形成されたｒ−ト絶縁膜の上に被着
形成されたｆ−）電極４と共にＰＭＯ８トランジスタＰ
１を構成してｈる。拡散領域５は、正電源ＶＤＤを基板
１に接続するためのＮ型の高ドープ領域である。一方Ｐ
ウェル層２０表面には、Ｎ型の拡散領域６ム、６Ｂが形
成されておシ、Ｐウェル層２の表面上に形成されたダー
ト絶縁膜の上に被着形成されたダート電極７と共にＮＭ
ＯＳトランジスタＮｌを構成する。拡散領域８は、Ｐウ
ェル層２を接地電源Ｖｌ１ｇに接続するためのＰ型窩ド
ーゾ領域である。
れており、表面上に形成されたｒ−ト絶縁膜の上に被着
形成されたｆ−）電極４と共にＰＭＯ８トランジスタＰ
１を構成してｈる。拡散領域５は、正電源ＶＤＤを基板
１に接続するためのＮ型の高ドープ領域である。一方Ｐ
ウェル層２０表面には、Ｎ型の拡散領域６ム、６Ｂが形
成されておシ、Ｐウェル層２の表面上に形成されたダー
ト絶縁膜の上に被着形成されたダート電極７と共にＮＭ
ＯＳトランジスタＮｌを構成する。拡散領域８は、Ｐウ
ェル層２を接地電源Ｖｌ１ｇに接続するためのＰ型窩ド
ーゾ領域である。
！５図に示したＣＭＯＳインバータにおいて、各所に寄
生素子としてバイポーラトランジスタが形成されており
、例えば縦方向（バーチカル）バイプーラトランジスタ
Ｑ１− Ｑ２ 、 横方向（ラテラル）バイポーラトラ
ンジスタＱ８ＩＱ４等が存在する。これらの寄生パイ−
−ラトランジスタと基板１及びＰウェル層２内における
抵抗とを考慮すると、第６図に示すような等価回路を描
くことが可能である。第６図において接続点９１は基板
を示しておシ、接続点９２はＰウェル層を示している。
生素子としてバイポーラトランジスタが形成されており
、例えば縦方向（バーチカル）バイプーラトランジスタ
Ｑ１− Ｑ２ 、 横方向（ラテラル）バイポーラトラ
ンジスタＱ８ＩＱ４等が存在する。これらの寄生パイ−
−ラトランジスタと基板１及びＰウェル層２内における
抵抗とを考慮すると、第６図に示すような等価回路を描
くことが可能である。第６図において接続点９１は基板
を示しておシ、接続点９２はＰウェル層を示している。
従って抵抗Ｒ，％Ｒ。
は基板１内に分布している抵抗であり、抵抗Ｒ・〜Ｒ１
１１はＰウェル層２内に分布している抵抗である。
１１はＰウェル層２内に分布している抵抗である。
第６図において、例えば出力ｖｏυテに接地電位より低
い電圧が印加されたとすると、接地電源ｖＩＩ−抵抗Ｒ
１−抵抗Ｒ６−トランジスタロ２−出力ＶＯＴｊＴの経
路で電流が流れ、トランジスタＱ１が導通状態とされる
。その結果トランジスタＱｇのコレクタ電流が、正電源
ｖＤＤ−抵抗Ｒｔ−抵抗Ｒ４−トランジスタＱ２−出力
ＶＯｔｌテの経路で流れる。その結果トランジスタＱ４
のペース電位が降下し、トランジスタＱ４が導通状態と
女る。するとトランジスタＱ１のペース電位が上昇し、
トランジスタＱ１も導通状態となる。このような状態に
おいては、トランジスタＱｔｓＱ４のコレクタ電流が互
いのペース電流を供給し合うので、出力ｖｏｖｉに前記
負の印加電圧が消えた後においても、正電源ＶＤＤとの
間に電流が流れ続け、即ちラッチアップ現象が発生する
ものである。このようなラッチアップ現象は電源を一度
オフしない限シ、電流が流れ続ける。
い電圧が印加されたとすると、接地電源ｖＩＩ−抵抗Ｒ
１−抵抗Ｒ６−トランジスタロ２−出力ＶＯＴｊＴの経
路で電流が流れ、トランジスタＱ１が導通状態とされる
。その結果トランジスタＱｇのコレクタ電流が、正電源
ｖＤＤ−抵抗Ｒｔ−抵抗Ｒ４−トランジスタＱ２−出力
ＶＯｔｌテの経路で流れる。その結果トランジスタＱ４
のペース電位が降下し、トランジスタＱ４が導通状態と
女る。するとトランジスタＱ１のペース電位が上昇し、
トランジスタＱ１も導通状態となる。このような状態に
おいては、トランジスタＱｔｓＱ４のコレクタ電流が互
いのペース電流を供給し合うので、出力ｖｏｖｉに前記
負の印加電圧が消えた後においても、正電源ＶＤＤとの
間に電流が流れ続け、即ちラッチアップ現象が発生する
ものである。このようなラッチアップ現象は電源を一度
オフしない限シ、電流が流れ続ける。
このようなサイリスタ回路によるラッチアップ現象は、
出力ｖｏｕｔに正の過電圧が印加された場合でも、また
入力端子に正または負の過電圧が印加された場合でも９
発生する可能性があり、デバイスの損傷或いは劣化を発
生する。仁のためＣＭＯＳデバイスにおける上記のよう
なラッチアップ現象を防止するために、従来種々の方法
が提案されている６例えば従来のＣＭＯＳ７”ロセスを
使用する場合には、入力のダイオードや出力部分のトラ
ンジスタの配置位置を充分考慮して、寄生トランジスタ
が活性領域に入らないようにする方法があシ、またＶＧ
ウェハと呼ばれるエピタキシャル層を利用した対策とか
、 ５Ｏ８（Ｓｊｌｌａｏｎ Ｏｎ ５ａｐｐｈｉｒｅ
）構造等を使用した新しいｆａ七スス技術使用して、寄
生素子が発生しないような構成とする方法がある。
出力ｖｏｕｔに正の過電圧が印加された場合でも、また
入力端子に正または負の過電圧が印加された場合でも９
発生する可能性があり、デバイスの損傷或いは劣化を発
生する。仁のためＣＭＯＳデバイスにおける上記のよう
なラッチアップ現象を防止するために、従来種々の方法
が提案されている６例えば従来のＣＭＯＳ７”ロセスを
使用する場合には、入力のダイオードや出力部分のトラ
ンジスタの配置位置を充分考慮して、寄生トランジスタ
が活性領域に入らないようにする方法があシ、またＶＧ
ウェハと呼ばれるエピタキシャル層を利用した対策とか
、 ５Ｏ８（Ｓｊｌｌａｏｎ Ｏｎ ５ａｐｐｈｉｒｅ
）構造等を使用した新しいｆａ七スス技術使用して、寄
生素子が発生しないような構成とする方法がある。
しかしながら前者の方法の場合には、チップＡ！ターン
の設計段階で寄生素子の特性を充分把握することが困難
であシ、試行錯誤による改善に頼らざるを得す、またそ
の場合の対策もΔターン間隔を広げる等の方法によるも
ので６って、チップ面積が増大されがちであるという欠
点を有している。また後者の方法の場合には、新しいプ
ロセス技術を確立する必要があり、コストアップの増大
を招くという欠点がある。
の設計段階で寄生素子の特性を充分把握することが困難
であシ、試行錯誤による改善に頼らざるを得す、またそ
の場合の対策もΔターン間隔を広げる等の方法によるも
ので６って、チップ面積が増大されがちであるという欠
点を有している。また後者の方法の場合には、新しいプ
ロセス技術を確立する必要があり、コストアップの増大
を招くという欠点がある。
本発明は、ＣＭＯＳデバイスにおけるラッチアップ現象
の原因は、寄生バイポーラトランジスタを動作させるに
必要な電位を、基板内及びウェル領域内に存在する抵抗
が生み出すことであシ。
の原因は、寄生バイポーラトランジスタを動作させるに
必要な電位を、基板内及びウェル領域内に存在する抵抗
が生み出すことであシ。
云いかえると基板とソース拡散とに電位差があることで
ある点に着目したもので、基板内及びウェル領域内に存
在する抵抗値を下げ、かつチップサイズを増大させるこ
となくラッチアップ現象の対策を可能にした半導体装置
を提供しようとするものである。
ある点に着目したもので、基板内及びウェル領域内に存
在する抵抗値を下げ、かつチップサイズを増大させるこ
となくラッチアップ現象の対策を可能にした半導体装置
を提供しようとするものである。
本発明は、 ＭＯ８トランジスタを構成するソース拡散
領域、ドレイン拡散領域のうち、ソース拡散領域内にそ
れぞれ基板拡散を設置し、素子の外側だけに設置されて
いた基板拡散を素子の、 内側まで設けることで、よシ
高い基板とソース拡散との同電位性をもたせ、ラッチア
ップに対して強い相補ＭＯ８型集積回路を得るようにし
たものである。
領域、ドレイン拡散領域のうち、ソース拡散領域内にそ
れぞれ基板拡散を設置し、素子の外側だけに設置されて
いた基板拡散を素子の、 内側まで設けることで、よシ
高い基板とソース拡散との同電位性をもたせ、ラッチア
ップに対して強い相補ＭＯ８型集積回路を得るようにし
たものである。
以下図面を参照して本発明の一実施例を説明する。第１
図はシリコンｒ−トを用いたＣＭＯＳインノ々−夕回路
の／９ターン図である。この図におイテＰＭＯ８トラン
ジスタＰｌを構成するものは、Ｐ＋ソース拡散領域３ｃ
、Ｐ＋ドレイン拡散領域ＪＤ、／リシリコンでなるダー
ト電極４７及び電源ＶＤＩＩ配線（アルミニウム配線）
４８と基板とを接続する！型の拡散領域５１とがｓｂ、
勿論Ｐ＋ソース拡散３ｃも電源ＶＤＤと接続されている
。Ｐウェル領域４９内に形成されたＮＭＯ８トランジス
タＮ１を構成するものは、Ｎ＋ソース拡散領域６ｃ 、
Ｎ＋ドレイン拡散領域６ Ｄ ｒポリシリコンでなるｒ
−）電極４７．及び電源Ｖ１ｇ配線（アルミニウム配線
）５０とＰウェル領域４９とを接続するＰ＋ｍ、の拡散
領域８１とがあシ、勿論？ソース拡散領域６ｃも電源Ｖ
ＳＳと接続されている。第１図中左下がシのハツチング
は計拡散領域を示し、右下がりのハツチングはＰ＋拡散
領域を示す。なお図中、接続に必要なコンタクト及びＰ
１散領域−？拡散領域と分離する・ヤターンは省略して
いる。
図はシリコンｒ−トを用いたＣＭＯＳインノ々−夕回路
の／９ターン図である。この図におイテＰＭＯ８トラン
ジスタＰｌを構成するものは、Ｐ＋ソース拡散領域３ｃ
、Ｐ＋ドレイン拡散領域ＪＤ、／リシリコンでなるダー
ト電極４７及び電源ＶＤＩＩ配線（アルミニウム配線）
４８と基板とを接続する！型の拡散領域５１とがｓｂ、
勿論Ｐ＋ソース拡散３ｃも電源ＶＤＤと接続されている
。Ｐウェル領域４９内に形成されたＮＭＯ８トランジス
タＮ１を構成するものは、Ｎ＋ソース拡散領域６ｃ 、
Ｎ＋ドレイン拡散領域６ Ｄ ｒポリシリコンでなるｒ
−）電極４７．及び電源Ｖ１ｇ配線（アルミニウム配線
）５０とＰウェル領域４９とを接続するＰ＋ｍ、の拡散
領域８１とがあシ、勿論？ソース拡散領域６ｃも電源Ｖ
ＳＳと接続されている。第１図中左下がシのハツチング
は計拡散領域を示し、右下がりのハツチングはＰ＋拡散
領域を示す。なお図中、接続に必要なコンタクト及びＰ
１散領域−？拡散領域と分離する・ヤターンは省略して
いる。
更に本発明の特徴を第１図で説明すると、ＰＭＯＢ側で
は、トランジスタの外側のみに設置されている基板と接
続する耐の拡散領域５１と同等の拡散領域５２が、Ｐ＋
ソース拡散領域３ｃ内に設置されている。ＮＭＯ８側で
は、やはシトランジスタの外側のみに設置されているＰ
ウェル領域４９と接続するＰ＋の拡散領域８１と同等の
拡散領域８２が１ソース拡散領域＃ｃＦ’３に設置され
ておシ、その大きさｌは１０μ程度で、ｌ′（２０μ程
度）はソース拡散領域幅と同じ幅で設置される。そして
この基板拡散を挿入したときに、トランジスタ特性に影
響が出ないように、Ｐ＋及び針のソース拡散領域の残シ
の部分（Ｗｉ）を考慮して設置されている。
は、トランジスタの外側のみに設置されている基板と接
続する耐の拡散領域５１と同等の拡散領域５２が、Ｐ＋
ソース拡散領域３ｃ内に設置されている。ＮＭＯ８側で
は、やはシトランジスタの外側のみに設置されているＰ
ウェル領域４９と接続するＰ＋の拡散領域８１と同等の
拡散領域８２が１ソース拡散領域＃ｃＦ’３に設置され
ておシ、その大きさｌは１０μ程度で、ｌ′（２０μ程
度）はソース拡散領域幅と同じ幅で設置される。そして
この基板拡散を挿入したときに、トランジスタ特性に影
響が出ないように、Ｐ＋及び針のソース拡散領域の残シ
の部分（Ｗｉ）を考慮して設置されている。
またこれらの拡散領域５２または８２は、トランジスタ
長Ｗの大きさに応じて複数個設置してもよＡ０第２図は
その実施例で、トランジスタ長Ｗが大きい場合を示す、
トランジスタ長Ｗが大きい場合には、ｆ−）電極４７を
８本に分割し構成する場合が多く、基本的な考え方は第
１図と同等になるため、ソース、ドレイン、基板拡散等
は同符号を用いて説明を省略する。
長Ｗの大きさに応じて複数個設置してもよＡ０第２図は
その実施例で、トランジスタ長Ｗが大きい場合を示す、
トランジスタ長Ｗが大きい場合には、ｆ−）電極４７を
８本に分割し構成する場合が多く、基本的な考え方は第
１図と同等になるため、ソース、ドレイン、基板拡散等
は同符号を用いて説明を省略する。
しかしながらこれらの考え方、つまりソース拡散領域に
基板拡散を設置する方法は、シリコンゲート構造のみな
らず、アルミニウムゲート構造の場合でも使用すること
ができる。その実施例を第３図に示す。これはトランジ
スタ部のみとシ出し、ＰＭＯＢ及びＮＭＯ８も同様の考
え方であるため、１つの図で兼示しである。即ちＰ＋ン
ソー拡散領域３Ｍまたは耐ソース拡散領域６鵞。
基板拡散を設置する方法は、シリコンゲート構造のみな
らず、アルミニウムゲート構造の場合でも使用すること
ができる。その実施例を第３図に示す。これはトランジ
スタ部のみとシ出し、ＰＭＯＢ及びＮＭＯ８も同様の考
え方であるため、１つの図で兼示しである。即ちＰ＋ン
ソー拡散領域３Ｍまたは耐ソース拡散領域６鵞。
及びＰ＋ドレイン拡散領域３Ｆまたは耐ドレイン拡散領
域６ｒがある。Ｐ＋ソース拡散領域内及び？ソース拡散
領域内に、それぞれ基板と接続するためのｔ拡散領域５
３まだはＰ°ウェル領域と接続するためのＰ１拡散領域
８３が設置されておリ、その大きさ１１は１０μ程度で
、ｆ、はソース拡散領域幅と同じ幅で設置されている構
造である。８０はアルミニウムダート電極である。
域６ｒがある。Ｐ＋ソース拡散領域内及び？ソース拡散
領域内に、それぞれ基板と接続するためのｔ拡散領域５
３まだはＰ°ウェル領域と接続するためのＰ１拡散領域
８３が設置されておリ、その大きさ１１は１０μ程度で
、ｆ、はソース拡散領域幅と同じ幅で設置されている構
造である。８０はアルミニウムダート電極である。
上記のような基板設置方法は、チップ内に構成された全
てのＰＭＯ８，ＮＭＯ８）ランリスクのソース拡散部分
に確実に設置することができ、基板拡散領域を設置する
ために素子間を広げたり、レイアウト上の制約をあまシ
受けずに、基板内に存在する抵抗値を下げ、基板とソー
ス拡散領域の同電位性を高め、ラッチアップを防止する
ことができるものである。
てのＰＭＯ８，ＮＭＯ８）ランリスクのソース拡散部分
に確実に設置することができ、基板拡散領域を設置する
ために素子間を広げたり、レイアウト上の制約をあまシ
受けずに、基板内に存在する抵抗値を下げ、基板とソー
ス拡散領域の同電位性を高め、ラッチアップを防止する
ことができるものである。
従来起り得るラッチアップ現象は、 ０ＭＯ８７’バイ
スにおいて存在する寄生バイポーラトランジスタと抵抗
との組み合わせによるサイリスク回路の構成によるもの
である。しかしその中でも、存在する抵抗を無くしたシ
、また無くすまでいかなくともその抵抗値を下げれば、
ラッチアラ７’に対して強くなる。つまプ寄生バイプー
ラトランジスタのペース部分となる基板と、寄生バイポ
ーラトランジスタの王ミッタ部分になるソース拡散領域
に電位差を生じさせない方法であるが、そのために素子
間を広げ多くの基板拡散を設置したシ、素子配置に制約
があった場合は、チップサイズが増大する可能性が大き
い。
スにおいて存在する寄生バイポーラトランジスタと抵抗
との組み合わせによるサイリスク回路の構成によるもの
である。しかしその中でも、存在する抵抗を無くしたシ
、また無くすまでいかなくともその抵抗値を下げれば、
ラッチアラ７’に対して強くなる。つまプ寄生バイプー
ラトランジスタのペース部分となる基板と、寄生バイポ
ーラトランジスタの王ミッタ部分になるソース拡散領域
に電位差を生じさせない方法であるが、そのために素子
間を広げ多くの基板拡散を設置したシ、素子配置に制約
があった場合は、チップサイズが増大する可能性が大き
い。
しかし本発明によれば、チップサイズを増大させること
なく、また配置方法の制約をあまシ受けずに、確実に存
在する基板、ソース間抵抗値（電位差）を下げることが
でき、ラッチアップに強くできる。即ちチップサイズを
、電源電圧を下げずに比例縮小した場合、デバイス内部
の電界が強くなったり、またトランジスタの１ｍ（コン
ダクタンス）が向上し、ノース・ドレイン間を流れる電
流密度が上がった時に生じるイン／４クトイオン化によ
る基板電流を、トランジスタのチャネル部分に最も近く
、基板拡散を設置するこの施策で、発生した基板電流を
いち早く吸収することができ、従りて電位差の発生が少
なく、基板電流がトリガとなるラッチアップ（特にＮＭ
Ｏ８領域内部で起こシやすい）を防止することかできる
ものである。
なく、また配置方法の制約をあまシ受けずに、確実に存
在する基板、ソース間抵抗値（電位差）を下げることが
でき、ラッチアップに強くできる。即ちチップサイズを
、電源電圧を下げずに比例縮小した場合、デバイス内部
の電界が強くなったり、またトランジスタの１ｍ（コン
ダクタンス）が向上し、ノース・ドレイン間を流れる電
流密度が上がった時に生じるイン／４クトイオン化によ
る基板電流を、トランジスタのチャネル部分に最も近く
、基板拡散を設置するこの施策で、発生した基板電流を
いち早く吸収することができ、従りて電位差の発生が少
なく、基板電流がトリガとなるラッチアップ（特にＮＭ
Ｏ８領域内部で起こシやすい）を防止することかできる
ものである。
ｆａ１図は本発明の一実施例を示すパターン平面図、第
２図及び第３図は本発明の他の実施例を説明するための
要部のパターン平面図、第４図はＣＭＯＳインバータ回
路図、第５図は同回路の集積回路断面図、第６図は同回
路の電気的等価回路図である。 Ｐｌ・・−ＰＭＯ８）ランリスク、Ｎ１・・・ＮＭＯ８
）ランリスク、３ｃ・・・Ｐ＋ンソー拡散領域、６Ｃ・
・・計ソース拡散領域、４９・・・Ｐウェル領域、５２
・・・！拡散領域、８２・・・Ｐ１散領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ム７
２図及び第３図は本発明の他の実施例を説明するための
要部のパターン平面図、第４図はＣＭＯＳインバータ回
路図、第５図は同回路の集積回路断面図、第６図は同回
路の電気的等価回路図である。 Ｐｌ・・−ＰＭＯ８）ランリスク、Ｎ１・・・ＮＭＯ８
）ランリスク、３ｃ・・・Ｐ＋ンソー拡散領域、６Ｃ・
・・計ソース拡散領域、４９・・・Ｐウェル領域、５２
・・・！拡散領域、８２・・・Ｐ１散領域。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 ム７
Claims (2)
- （１）第１導電型の基板表面に第２導電型のチャネルを
有する第１のＭＯＳトランジスタが形成され、前記基板
に形成された第２導電型のウェル領域に第１導電型のチ
ャネルを有する第２のＭＯＳトランジスタが形成され、
前記第１のＭＯＳトランジスタのソース領域内にゲート
電極下付近まで達する第１導電型領域が形成され、前記
第２のＭＯＳトランジスタのソース領域内にゲート電極
下付近まで達する第２導電型領域が形成されたことを特
徴とする半導体装置。 - （２）前記基板及び第１導電型領域は第１電源に接続さ
れ、前記ウェル領域及び第２導電型領域は第２電源に接
続されたことを特徴とする特許請求の範囲第１項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278438A JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278438A JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61150364A true JPS61150364A (ja) | 1986-07-09 |
| JPH0145233B2 JPH0145233B2 (ja) | 1989-10-03 |
Family
ID=17597340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278438A Granted JPS61150364A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882820B2 (en) | 2002-05-31 | 2005-04-19 | Ricoh Company, Ltd. | Fixing device and image forming apparatus including the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53133382A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Complementary type mos integrated circuit |
-
1984
- 1984-12-25 JP JP59278438A patent/JPS61150364A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53133382A (en) * | 1977-04-27 | 1978-11-21 | Nec Corp | Complementary type mos integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882820B2 (en) | 2002-05-31 | 2005-04-19 | Ricoh Company, Ltd. | Fixing device and image forming apparatus including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0145233B2 (ja) | 1989-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |