JPS61146040A - 半導体スイッチ装置 - Google Patents
半導体スイッチ装置Info
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- JPS61146040A JPS61146040A JP60201907A JP20190785A JPS61146040A JP S61146040 A JPS61146040 A JP S61146040A JP 60201907 A JP60201907 A JP 60201907A JP 20190785 A JP20190785 A JP 20190785A JP S61146040 A JPS61146040 A JP S61146040A
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- switching
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、切換装置に関するもので、特に、データ伝送
装置を通信媒体に接続する切換装置に関するものである
。
装置を通信媒体に接続する切換装置に関するものである
。
Ｂ、従来技術
従来、データ端末装置（ＤＴＥ）間のデータ交換を容易
にするため、多くの種類の通信システムが使われてきた
。リングまたはループ通信システムも、良く知られた種
類のひとつである。このループ・システムには、種々の
構成のものがあるが、基本的な構成には、リング、すな
わち閉ループの形に形成した伝送媒体が含まれる。伝送
媒体は、同軸ケーブル、銅線、光ファイバ等が用いられ
、通常、建物の中に予め配線されている。伝送媒体にア
クセスするため、複数の集信装置と称する装置が設けら
れる。集信装置は、比較的長さの短い伝送媒体を通じて
、各壁面プラグに接続されている。ＤＴＥを各壁面プラ
グに接続することにより、ユーザはリングから情報を取
出したり、リングに情報をのせたりすることができる。
にするため、多くの種類の通信システムが使われてきた
。リングまたはループ通信システムも、良く知られた種
類のひとつである。このループ・システムには、種々の
構成のものがあるが、基本的な構成には、リング、すな
わち閉ループの形に形成した伝送媒体が含まれる。伝送
媒体は、同軸ケーブル、銅線、光ファイバ等が用いられ
、通常、建物の中に予め配線されている。伝送媒体にア
クセスするため、複数の集信装置と称する装置が設けら
れる。集信装置は、比較的長さの短い伝送媒体を通じて
、各壁面プラグに接続されている。ＤＴＥを各壁面プラ
グに接続することにより、ユーザはリングから情報を取
出したり、リングに情報をのせたりすることができる。
従来技術のリング通信システムについては、資料番号Ｇ
Ａ２７−２８８３のｒＩＢＭ８１００情報システム、通
信およびループの説明（ＩＢＭ８１００Ｉｎｆｏｒｍａ
ｔｉｏｎ Ｓｙｓｔｅｍ、 Ｃｏｍ＋＋＋ｕｎｉｃａｔ
ｉｏｎｓ ａｎｄ ＬｏｏｐＤｅｓｃｒｉｐｔｉｏｎ
）”と題するマニュアルに記載されている。
Ａ２７−２８８３のｒＩＢＭ８１００情報システム、通
信およびループの説明（ＩＢＭ８１００Ｉｎｆｏｒｍａ
ｔｉｏｎ Ｓｙｓｔｅｍ、 Ｃｏｍ＋＋＋ｕｎｉｃａｔ
ｉｏｎｓ ａｎｄ ＬｏｏｐＤｅｓｃｒｉｐｔｉｏｎ
）”と題するマニュアルに記載されている。
各集信装置には、１個以上の切換装置が設けである。こ
の切換装置の機能は、取り付けられたＤＴＥをリングに
挿入したり、リングから除去することである。ＤＴＥが
挿入される場合は、電気信号がループからＤＴＥに送ら
れる。ＤＴＥは信号を、使用し、または伝送媒体上に信
号を再伝送することができる。同様に、ＤＴＥが切断さ
れる場合は、ループ上の信号はＤＴＥをバイパスする。
の切換装置の機能は、取り付けられたＤＴＥをリングに
挿入したり、リングから除去することである。ＤＴＥが
挿入される場合は、電気信号がループからＤＴＥに送ら
れる。ＤＴＥは信号を、使用し、または伝送媒体上に信
号を再伝送することができる。同様に、ＤＴＥが切断さ
れる場合は、ループ上の信号はＤＴＥをバイパスする。
Ｃ１発明が解決しようとする問題点
従来、ＤＴＥをループへ、またはループから切換えるた
めの主要な装置として、電気機械的リレーが用いられて
いた。リレーは予期した目的に対して良く作動すること
が多いが、リレーにはいくつかの問題点がある。その問
題点は、信頼性がないこと、製造費が高いこと、切換え
が困難なことなどがある。切換えの問題は、長いケーブ
ル長に亘って、遠隔操作で行わなければならないときに
、特に増大する。
めの主要な装置として、電気機械的リレーが用いられて
いた。リレーは予期した目的に対して良く作動すること
が多いが、リレーにはいくつかの問題点がある。その問
題点は、信頼性がないこと、製造費が高いこと、切換え
が困難なことなどがある。切換えの問題は、長いケーブ
ル長に亘って、遠隔操作で行わなければならないときに
、特に増大する。
したがって１本発明の目的は、伝送媒体にステーション
を結合したり、結合を解いたりするためのさらに効率の
良い切換装置を提供することにある。
を結合したり、結合を解いたりするためのさらに効率の
良い切換装置を提供することにある。
Ｄ１問題点を解決するための手段
基本的な切換装置は、３個の固体切換素子（好ましくは
ＦＥＴ）からなり、これらの素子のうち２個は直列に接
続され、第３の素子は、直列に接続した素子に並列に接
続されている。制御信号が発生され、切換装置が第１モ
ードすなわちｒオン」の状態のときは直列に接続された
素子は導通し、並列に接続された素子は非導通の状態と
なるように装置を活性化する。同様に、切換装置が第２
モード「オフ」の状態のときは、並列に接続された素子
は導通し、直列に接続された素子は非導通の状態となる
。１対の信号変換器が、切換装置を伝送媒体に結合する
。
ＦＥＴ）からなり、これらの素子のうち２個は直列に接
続され、第３の素子は、直列に接続した素子に並列に接
続されている。制御信号が発生され、切換装置が第１モ
ードすなわちｒオン」の状態のときは直列に接続された
素子は導通し、並列に接続された素子は非導通の状態と
なるように装置を活性化する。同様に、切換装置が第２
モード「オフ」の状態のときは、並列に接続された素子
は導通し、直列に接続された素子は非導通の状態となる
。１対の信号変換器が、切換装置を伝送媒体に結合する
。
本発明の１実施例では、常時閉および常時開の切換装置
を製作するために、Ｎチャネル・デプリーション・モー
ド（Ｎｄ）ＦＥＴ （常時閉）と、Ｐチャネル・エンハ
ンスメント・モード（Ｐｅ）ＦＥＴ （常時開）が用い
られる。
を製作するために、Ｎチャネル・デプリーション・モー
ド（Ｎｄ）ＦＥＴ （常時閉）と、Ｐチャネル・エンハ
ンスメント・モード（Ｐｅ）ＦＥＴ （常時開）が用い
られる。
本発明の他の特徴は、１組の常時閉および常時開の切換
装置が１つの基板上に製作され、形成されたモジュール
がＤＴＥを通信媒体に取り付けるのに用いることである
。
装置が１つの基板上に製作され、形成されたモジュール
がＤＴＥを通信媒体に取り付けるのに用いることである
。
Ｅ、実施例
本発明の切換装置は、電気信号を切換える必要のあるい
かなる環境においても使用することができる。この装置
はリング通信システムで信号を切換えるために良く作動
し、かかる環境について説明を行う。しかし、本発明の
範囲はこれに限定されるものでなく、本発明は、他のい
くつかの型式の通信システムにおいても使用することの
できる切換アセンブリを提供するものである。
かなる環境においても使用することができる。この装置
はリング通信システムで信号を切換えるために良く作動
し、かかる環境について説明を行う。しかし、本発明の
範囲はこれに限定されるものでなく、本発明は、他のい
くつかの型式の通信システムにおいても使用することの
できる切換アセンブリを提供するものである。
第１図は、本発明による切換装置の１型式を示す。数字
１０で示す切換装置は常時閉のスイッチである。切換装
置１０は、固体切換素子Ｔ１．Ｔ２、およびＴ３を含む
。固体切換素子は、実質的に丁字形構成に接続されてお
り、素子Ｔ２およびＴ３は、それぞれのソース・リード
により、ノード１２に直列に接続されている。同様に、
固体切換素子Ｔ１は、直列に接続された素子Ｔ２および
Ｔ３に並列に接続されている。導体１４は、ノード１２
をノード１６に相互接続する。同様に、導体１８はＴ１
のゲート電極をノード２０に相互接続する後述するよう
に、ノード１６および２０は、切換装置１０を切換え、
または制御する制御信号ｖＱＡｉｌＥが与えられる入力
端子を形成する。Ｔ１のドレイン電極はノード２２およ
び２４にそれぞれ結合している。直列に接続した素子Ｔ
２およびＴ３のゲート電極は共通ノード２６に結合し、
共通ノード２６はさらに制御ノード２０に結合している
。素子Ｔ２のドレイン電極はノード２８に結合し、Ｔ３
のドレイン電極はノード３０に結合している。ノード２
２および２８は、切換装置１０の入力端子を形成し、ノ
ード２４および３０は、切換装置１０の出力端子を形成
する。
１０で示す切換装置は常時閉のスイッチである。切換装
置１０は、固体切換素子Ｔ１．Ｔ２、およびＴ３を含む
。固体切換素子は、実質的に丁字形構成に接続されてお
り、素子Ｔ２およびＴ３は、それぞれのソース・リード
により、ノード１２に直列に接続されている。同様に、
固体切換素子Ｔ１は、直列に接続された素子Ｔ２および
Ｔ３に並列に接続されている。導体１４は、ノード１２
をノード１６に相互接続する。同様に、導体１８はＴ１
のゲート電極をノード２０に相互接続する後述するよう
に、ノード１６および２０は、切換装置１０を切換え、
または制御する制御信号ｖＱＡｉｌＥが与えられる入力
端子を形成する。Ｔ１のドレイン電極はノード２２およ
び２４にそれぞれ結合している。直列に接続した素子Ｔ
２およびＴ３のゲート電極は共通ノード２６に結合し、
共通ノード２６はさらに制御ノード２０に結合している
。素子Ｔ２のドレイン電極はノード２８に結合し、Ｔ３
のドレイン電極はノード３０に結合している。ノード２
２および２８は、切換装置１０の入力端子を形成し、ノ
ード２４および３０は、切換装置１０の出力端子を形成
する。
本発明の実施例において、切換素子Ｔ１、Ｔ２、Ｔ３と
して使用されるＦＥＴの動作特性は良く知られており、
その詳細な説明はここでは述べないが、電気信号を通信
ハイウェイに切換えたり、上記のハイウェイに接続した
端末をバイパスしたりするため、本切換装置を使用可能
にするのに必要なこれらの特性について再述する価値が
ある。
して使用されるＦＥＴの動作特性は良く知られており、
その詳細な説明はここでは述べないが、電気信号を通信
ハイウェイに切換えたり、上記のハイウェイに接続した
端末をバイパスしたりするため、本切換装置を使用可能
にするのに必要なこれらの特性について再述する価値が
ある。
ＦＥＴは４つの種類に大別される。すなわち、Ｎチャネ
ル・デプリーション形（Ｎｄ） 、Ｎチャネル・デプリ
ーション形（Ｎｅ）、Ｐチャネル・デプリーション形（
Ｐｄ）、およびＰチャネル・エンハンスメント形（Ｐａ
）である、Ｎチャネル・デプリーション形ＦＥＴは、ゲ
ート・ドレイン端子間がＯボルトのときは低インピーダ
ンスを有し、ゲートがドレインに対して負にバイアスさ
れると高インピーダンス状態に切換えられることを特徴
とする。Ｐチャネル・エンハンスメント形ＦＥＴは、逆
の動作特性を有する。すなわち、ゲート・ドレイン端子
間がＯボルトのときは高インピーダンスで、ゲートがド
レインに対して負になると低インピーダンスになる。説
明のため、ゼロ・バイアスを「正常」または無電力状態
と考えると、Ｎチャネル・デプリーション形ＦＥＴは「
常時オン」の素子と考えることができる。同様に、Ｐチ
ャネル・エンハンスメント形ＦＥＴを「常時オフ」のＦ
ＥＴと考えることができる。
ル・デプリーション形（Ｎｄ） 、Ｎチャネル・デプリ
ーション形（Ｎｅ）、Ｐチャネル・デプリーション形（
Ｐｄ）、およびＰチャネル・エンハンスメント形（Ｐａ
）である、Ｎチャネル・デプリーション形ＦＥＴは、ゲ
ート・ドレイン端子間がＯボルトのときは低インピーダ
ンスを有し、ゲートがドレインに対して負にバイアスさ
れると高インピーダンス状態に切換えられることを特徴
とする。Ｐチャネル・エンハンスメント形ＦＥＴは、逆
の動作特性を有する。すなわち、ゲート・ドレイン端子
間がＯボルトのときは高インピーダンスで、ゲートがド
レインに対して負になると低インピーダンスになる。説
明のため、ゼロ・バイアスを「正常」または無電力状態
と考えると、Ｎチャネル・デプリーション形ＦＥＴは「
常時オン」の素子と考えることができる。同様に、Ｐチ
ャネル・エンハンスメント形ＦＥＴを「常時オフ」のＦ
ＥＴと考えることができる。
再び第１図を参照すると、切換装置１０は２種類のＦＥ
Ｔを使用している。すなわち、Ｎチャネル・デプリーシ
ョン形（Ｎｄ）および、Ｐチャネル・エンハンスメント
形（Ｐｅ）である、Ｎチャネル・デプリーション形ＦＥ
Ｔは、Ｔ２とＴ３の直列組合わせを形成し、Ｐチャネル
・エンハンスメント形ＦＥＴは、並列素子を形成する。
Ｔを使用している。すなわち、Ｎチャネル・デプリーシ
ョン形（Ｎｄ）および、Ｐチャネル・エンハンスメント
形（Ｐｅ）である、Ｎチャネル・デプリーション形ＦＥ
Ｔは、Ｔ２とＴ３の直列組合わせを形成し、Ｐチャネル
・エンハンスメント形ＦＥＴは、並列素子を形成する。
異種のＦＥＴを使用することにより、単一制御電圧ＶＱ
ＡＴＩｔは、切換装置１０を駆動するため、端子１６お
よび２０に印加することができる。もちろん、３つの素
子全部に同じ形のＦＥＴを使用することもできる。しか
し、これらの素子のゲーティングは多少複雑になる。さ
らに他の種類の固体素子も切換装置１０を形成するため
に使用することができる。素子Ｔ２とＴ３は直列である
ため、端子１６および２０にＯ電圧が与えられるとＡＮ
Ｄは導通し、したがって切換装置１０は常時閉と見るこ
とができる。しかし、端子１６および２ｏに例えば約−
４ｖの電圧が印加されると、Ｔ２およびＴ３の状態は変
化して、非導通となる。
ＡＴＩｔは、切換装置１０を駆動するため、端子１６お
よび２０に印加することができる。もちろん、３つの素
子全部に同じ形のＦＥＴを使用することもできる。しか
し、これらの素子のゲーティングは多少複雑になる。さ
らに他の種類の固体素子も切換装置１０を形成するため
に使用することができる。素子Ｔ２とＴ３は直列である
ため、端子１６および２０にＯ電圧が与えられるとＡＮ
Ｄは導通し、したがって切換装置１０は常時閉と見るこ
とができる。しかし、端子１６および２ｏに例えば約−
４ｖの電圧が印加されると、Ｔ２およびＴ３の状態は変
化して、非導通となる。
、Ｔ１は常にＴ２およびＴ３と反対の状態にある。
言い換えれば、Ｔ２とＴ３が導通状態であれば、常にＴ
１は非導通状態となる。同様にＴ１が導通状態にあれば
、Ｔ２とＴ３は非導通となる。電気信号を入力リングか
ら切換装置１ｏを経て出力リングに通過させるため、番
号３２で示す入力変成器は入力リングを端子２２および
２８に結合させ。
１は非導通状態となる。同様にＴ１が導通状態にあれば
、Ｔ２とＴ３は非導通となる。電気信号を入力リングか
ら切換装置１ｏを経て出力リングに通過させるため、番
号３２で示す入力変成器は入力リングを端子２２および
２８に結合させ。
出力変成器３４は端子２４および３０を出力リングに結
合させる。矢印３６は、リング上の信号伝送の方向を示
す。
合させる。矢印３６は、リング上の信号伝送の方向を示
す。
切換装置１０の１作を説明する前に、第２図について簡
単に説明する。第２図は、常時開の切換装置を示す。Ｆ
ＥＴの位置が変っているほかは、第２図の構成は第１図
のものと同じである。ここでは第２図が第１図と異なり
、構成を常時開の構成にする特徴のみを説明する。第１
図の部品と同じ部品は、同じ番号に第２図の部品または
装置でであることを示すためにダッシュを付けて示しで
ある。第１図と第２図の装置は、同じ機能のものに共通
の文字を付しである。第２図を参照すると、切換装置１
０′はＦＥＴ Ｔ’ １、Ｔ’ ２およびＴ’ ３を含
む。これらのＦＥＴは実質的にＴ字型構成になっている
。Ｔ′１はＮチャネル・デプリーション（Ｎｄ）形ＦＥ
Ｔで形成され、Ｔ’ ２およびＴ’ ３はＰチャネル・
エンハンスメント（Ｐｅ）形ＦＥＴで形成されている。
単に説明する。第２図は、常時開の切換装置を示す。Ｆ
ＥＴの位置が変っているほかは、第２図の構成は第１図
のものと同じである。ここでは第２図が第１図と異なり
、構成を常時開の構成にする特徴のみを説明する。第１
図の部品と同じ部品は、同じ番号に第２図の部品または
装置でであることを示すためにダッシュを付けて示しで
ある。第１図と第２図の装置は、同じ機能のものに共通
の文字を付しである。第２図を参照すると、切換装置１
０′はＦＥＴ Ｔ’ １、Ｔ’ ２およびＴ’ ３を含
む。これらのＦＥＴは実質的にＴ字型構成になっている
。Ｔ′１はＮチャネル・デプリーション（Ｎｄ）形ＦＥ
Ｔで形成され、Ｔ’ ２およびＴ’ ３はＰチャネル・
エンハンスメント（Ｐｅ）形ＦＥＴで形成されている。
Ｐチャネル・エンハンスメント形ＦＥＴは直列に接続さ
れ、Ｎチャネル・デプリーション形ＦＥＴはＰチャネル
・エンハンスメント形ＦＥＴと並列に接続されている。
れ、Ｎチャネル・デプリーション形ＦＥＴはＰチャネル
・エンハンスメント形ＦＥＴと並列に接続されている。
この構成では、ＶＱＡＴＩ＝Ｏボルトの場合はＴ’ ２
およびＴ’ ３は開の状態となり、リングの入力側から
出力側へ通過しようとする信号に対して高インピーダン
スの経路を形成する。同時に、Ｎチャネル・デプリーシ
ョン形ＦＥＴＴ’ １は、低インピーダンスの状態にな
る。ゲートが負の電圧（たとえば−４Ｖ）に変わると、
Ｔ’ ２およびＴ’ ３は状態が変って導通状態になる
が、Ｔ’ １は高インピーダンスの経路に変わる。
およびＴ’ ３は開の状態となり、リングの入力側から
出力側へ通過しようとする信号に対して高インピーダン
スの経路を形成する。同時に、Ｎチャネル・デプリーシ
ョン形ＦＥＴＴ’ １は、低インピーダンスの状態にな
る。ゲートが負の電圧（たとえば−４Ｖ）に変わると、
Ｔ’ ２およびＴ’ ３は状態が変って導通状態になる
が、Ｔ’ １は高インピーダンスの経路に変わる。
ＦＥＴに固有のキャパシタンスのため、Ｔ’ ２および
Ｔ’ ３が開であっても、かなりの量の信号が切換装置
１０’ を通過する。しかし、Ｔ′ １に低インピーダ
ンスの経路を与えることにより、ノード１２′に現れる
電圧はいずれもＴ’ １を経由して低インピーダンスの
経路を横切り、切換装置１０’ を通過しない。同様に
、第１図の構成も、切換装置１０が「オフ」の状態の場
合のフィードスルーを防止する。
Ｔ’ ３が開であっても、かなりの量の信号が切換装置
１０’ を通過する。しかし、Ｔ′ １に低インピーダ
ンスの経路を与えることにより、ノード１２′に現れる
電圧はいずれもＴ’ １を経由して低インピーダンスの
経路を横切り、切換装置１０’ を通過しない。同様に
、第１図の構成も、切換装置１０が「オフ」の状態の場
合のフィードスルーを防止する。
第１図および第２図の切換装置は、「オフ」状態のとき
は、信号の伝送方向において抵抗の極めて低い経路を形
成し、また入力から出力への結合も極めて低いため、デ
ータ通信ネットワークに最適である。
は、信号の伝送方向において抵抗の極めて低い経路を形
成し、また入力から出力への結合も極めて低いため、デ
ータ通信ネットワークに最適である。
切換装置１ｏおよび１０′の動作特性がすぐれているこ
とは、第５図および第６図に示す等価回路により証明さ
れる。説明のため、等価回路には特定の境界条件を使用
する。ただし、これらの境界条件はある特定の作動状態
に対して与えられるものであり、作動状態が異なれば当
然境界条件も異なってくる。
とは、第５図および第６図に示す等価回路により証明さ
れる。説明のため、等価回路には特定の境界条件を使用
する。ただし、これらの境界条件はある特定の作動状態
に対して与えられるものであり、作動状態が異なれば当
然境界条件も異なってくる。
第５図は、第１図または第２図に示した「閉」の切換装
置のための等価回路である。ｖｓは入力リングに伝播さ
れる信号を発生する信号源を示す。
置のための等価回路である。ｖｓは入力リングに伝播さ
れる信号を発生する信号源を示す。
Ｒｓはラインの特性インピーダンスを示す１本発明の実
施例では、Ｒ８は約１５０オームである。
施例では、Ｒ８は約１５０オームである。
Ｒ２ＯはＴ２およびＴ３の各ｒオン」インピーダンスを
示す、■Ｌは切換装置１ｏを通ってラインに出る出力電
圧をＲＬは出力リングの負荷インピーダンスを示す６本
発明の実施例では、ＲＬ＝Ｒ８＝１５０オームである。
示す、■Ｌは切換装置１ｏを通ってラインに出る出力電
圧をＲＬは出力リングの負荷インピーダンスを示す６本
発明の実施例では、ＲＬ＝Ｒ８＝１５０オームである。
Ｘｃｓａは、Ｔ１が非導通モードの場合、キャパシタ
ンスによるインピーダンスを示す、第１図の特性式は下
記のように表わされる。
ンスによるインピーダンスを示す、第１図の特性式は下
記のように表わされる。
ＸＣ３Ｇは（Ｒｓｏ＋ １５ ＱΩ）よりはるかに大き
いと仮定する。この境界条件では、端子１６および２０
（第１図）にＯ電圧が印加されるときに切換装置１０を
通って伝播する信号は、Ｔ２およびＴ３により形成され
る抵抗の低い経路を通り、Ｔ１により形成される高イン
ピーダンスの経路は実質的に開回路となる。
いと仮定する。この境界条件では、端子１６および２０
（第１図）にＯ電圧が印加されるときに切換装置１０を
通って伝播する信号は、Ｔ２およびＴ３により形成され
る抵抗の低い経路を通り、Ｔ１により形成される高イン
ピーダンスの経路は実質的に開回路となる。
別の云い方をすれば、「閉」状態ではＴ１は高インピー
ダンス状態にある。Ｔ２およびＴ３は低インピーダンス
状態となる。Ｔ２およびＴ３は変成器に直列に接続され
ている０本発明の１つの応用では、切換装置（第１図）
のｒオン」抵抗は約８．８オーム以下であることが必要
である。さらに、「オン」の状態では、挿入損は０．５
ｄｂ（１５０オームの約５．９％）未満である必要があ
る。ソースおよび負荷インピーダンスはそれぞ武１５０
オームと仮定する。Ｔ１のオフ・キャパシタンスは、切
換装置を通る信号へのシャントとして作用するので、ソ
ースからゲートへのキャパシタンスが約６６ｐｆ以下で
あれば、約３２ＭＨｚまたはそれ以上でのポーリングが
可能である。６６ｐｆのＦＥＴは容易に製造することが
可能で、特別設計のための境界条件が満たされる。同じ
ようにして、他のシステムに対する境界条件を満たすこ
とができ、各部品の大きさはそれに応じて設計すること
ができる。
ダンス状態にある。Ｔ２およびＴ３は低インピーダンス
状態となる。Ｔ２およびＴ３は変成器に直列に接続され
ている０本発明の１つの応用では、切換装置（第１図）
のｒオン」抵抗は約８．８オーム以下であることが必要
である。さらに、「オン」の状態では、挿入損は０．５
ｄｂ（１５０オームの約５．９％）未満である必要があ
る。ソースおよび負荷インピーダンスはそれぞ武１５０
オームと仮定する。Ｔ１のオフ・キャパシタンスは、切
換装置を通る信号へのシャントとして作用するので、ソ
ースからゲートへのキャパシタンスが約６６ｐｆ以下で
あれば、約３２ＭＨｚまたはそれ以上でのポーリングが
可能である。６６ｐｆのＦＥＴは容易に製造することが
可能で、特別設計のための境界条件が満たされる。同じ
ようにして、他のシステムに対する境界条件を満たすこ
とができ、各部品の大きさはそれに応じて設計すること
ができる。
第６図は、第１＠または第２図に示した「開」の切換装
置のための等価回路を示す、第６図の部品は、前述の第
５図の部品と同じである。、２つの図における同じ部分
を区別するため、第６図のものにはダッシュを付けであ
る。第６＠の等価回路を表わす等価式は下記のように示
される。
置のための等価回路を示す、第６図の部品は、前述の第
５図の部品と同じである。、２つの図における同じ部分
を区別するため、第６図のものにはダッシュを付けであ
る。第６＠の等価回路を表わす等価式は下記のように示
される。
Ｖ’Ｌ／Ｖ’ｌ ｌ ”：、（１５０Ω／（１５０Ω＋
Ｘ’ｃｓａ）Ｘ Ｒ’ｓｏ／ （Ｒ’ＳＯ＋ Ｘ’（Ｈ
５Ｇ＋ １５０Ω）（Ｘ’ｃｓａ＋ １５０ ） ＞＞
Ｒ’ｓ。
Ｘ’ｃｓａ）Ｘ Ｒ’ｓｏ／ （Ｒ’ＳＯ＋ Ｘ’（Ｈ
５Ｇ＋ １５０Ω）（Ｘ’ｃｓａ＋ １５０ ） ＞＞
Ｒ’ｓ。
ｘ’ｃｓａ＋ １５０ΩはＲ’ｓｏより十分に大きいと
仮定する。
仮定する。
開の状態では、第２図のＴ’ｌは低インピーダンスの状
態にある。Ｔ′２とＴ’３は高インピーダンス、すなわ
ち「オフ」の状態にある。ここでは、Ｔ’２およびＴ’
３のオフ・キャパシタンスは、第１図の場合と同様に、
変成器と直列に接続されている、この場合、Ｔ′１は２
つの変成器をさらに分離するため低インピーダンスのシ
ャントを形成する。入力信号は、Ｔ’２のキャパシタン
スによる付加的なソース・インピーダンスを有する。こ
のインピーダンスは、Ｔ’ｌの非常に小さいｒオン」抵
抗と共に分圧器として作用する。Ｔ′１のところに現わ
れるこの、小さい電圧は、Ｔ’３のキャパシタンスが出
力負荷と直列に接続されているため、出力側に通過する
とさらに減衰される。後述のように、Ｔ′３は出力変成
器３４′が２つのソースを有する場合、Ｔ’ｌが出力を
短絡するのを防止する。
態にある。Ｔ′２とＴ’３は高インピーダンス、すなわ
ち「オフ」の状態にある。ここでは、Ｔ’２およびＴ’
３のオフ・キャパシタンスは、第１図の場合と同様に、
変成器と直列に接続されている、この場合、Ｔ′１は２
つの変成器をさらに分離するため低インピーダンスのシ
ャントを形成する。入力信号は、Ｔ’２のキャパシタン
スによる付加的なソース・インピーダンスを有する。こ
のインピーダンスは、Ｔ’ｌの非常に小さいｒオン」抵
抗と共に分圧器として作用する。Ｔ′１のところに現わ
れるこの、小さい電圧は、Ｔ’３のキャパシタンスが出
力負荷と直列に接続されているため、出力側に通過する
とさらに減衰される。後述のように、Ｔ′３は出力変成
器３４′が２つのソースを有する場合、Ｔ’ｌが出力を
短絡するのを防止する。
開の状態で所定量の分離を行うため、Ｔ２、Ｔ３、Ｔ’
２、Ｔ’３の「オフ」キャパシタンス並びにＴ１および
Ｔ’ｌの「オン」抵抗は互いに調整される。第７図はこ
の調整のための曲線を゛示す。
２、Ｔ’３の「オフ」キャパシタンス並びにＴ１および
Ｔ’ｌの「オン」抵抗は互いに調整される。第７図はこ
の調整のための曲線を゛示す。
この図で、横軸は開キャパシタンスＣ８Ｇを、たて軸は
抵抗Ｒ８Ｄを示す。第７図の曲線は６０ｄｂの分離を達
成するようにプロットしたものである。
抵抗Ｒ８Ｄを示す。第７図の曲線は６０ｄｂの分離を達
成するようにプロットしたものである。
ｒオン」抵抗が４オーム、「オフ」キャパシタンスが６
．５ｐｆの組合せが適切で、達成可能である。Ｔ２．Ｔ
３、Ｔ’２、Ｔ’３と比較して、Ｔ１、Ｔ’ｌの幾何学
形状を異なるものにすることにより１分離は強化させる
。これはＴ１またはＴ’１により低い「オン」抵抗と、
より高いキャパシタンスを与えることに達成され、Ｔ２
、Ｔ３およびＴ’２．Ｔ’３はｒオン」抵抗従って挿入
損を幾分犠牲にしても、より小さいキャパシタンスを得
るために、より小さいサイズにされる。
．５ｐｆの組合せが適切で、達成可能である。Ｔ２．Ｔ
３、Ｔ’２、Ｔ’３と比較して、Ｔ１、Ｔ’ｌの幾何学
形状を異なるものにすることにより１分離は強化させる
。これはＴ１またはＴ’１により低い「オン」抵抗と、
より高いキャパシタンスを与えることに達成され、Ｔ２
、Ｔ３およびＴ’２．Ｔ’３はｒオン」抵抗従って挿入
損を幾分犠牲にしても、より小さいキャパシタンスを得
るために、より小さいサイズにされる。
第３図は、図示していないＤＴＥ （データ端末装置）
をリング通信ネットワークの入力リング・セグメントお
よび出力リング・セグメントに接続するのに適した切換
機構３８を示す、ＤＴＥはそれぞれ入力ローブおよび出
力ローブに結合されている。データ伝送の方向は矢印で
示すとおりである。入力リング・セグメントは、入力変
成器４２のコイル４０に接続されている。同様に、出力
リング・セグメントは出力変成器４６のコイル４４に結
合されている。ＤＴＥ入力変成器４８には、ＤＴＥを当
該変成器に結合するコイル５０が設けである。同様に、
ＤＴＥ出力変成器５２は、コイル５４によりＤＴＥに結
合されている。
をリング通信ネットワークの入力リング・セグメントお
よび出力リング・セグメントに接続するのに適した切換
機構３８を示す、ＤＴＥはそれぞれ入力ローブおよび出
力ローブに結合されている。データ伝送の方向は矢印で
示すとおりである。入力リング・セグメントは、入力変
成器４２のコイル４０に接続されている。同様に、出力
リング・セグメントは出力変成器４６のコイル４４に結
合されている。ＤＴＥ入力変成器４８には、ＤＴＥを当
該変成器に結合するコイル５０が設けである。同様に、
ＤＴＥ出力変成器５２は、コイル５４によりＤＴＥに結
合されている。
番号５６で示す切換モジュールは、コイル５８〜７１に
より各変成器に結合している。この切換モジュールは、
番号７２〜７８で示す４つの切換装置を含む、切換装置
は実質的に四辺形の構成で形成されている。各切換装置
は、固体素子を含み、そのうち２つは直列に、第３のも
のは直列に組合わせた素子に並列に接続されている０本
発明の実施例では、各切換装置は、ＮチャネルおよびＰ
チャネルのＦＥＴを組み合わせたものである。切換装置
７２および７６は同一で、２個のＮチャネル・宇プリー
ジョン形（Ｎｄ）ＦＥＴを直列に、１個のＰチャネル・
エンハンスメント形（Ｐｅ）ＦＥＴを並列に接続して形
成されている。この構成により切換装置！７２および７
６は常時閉の切換装置として作用する。切換装置７２お
よび７６は、上記の第１図に示した閉の切換装置と同一
である。
より各変成器に結合している。この切換モジュールは、
番号７２〜７８で示す４つの切換装置を含む、切換装置
は実質的に四辺形の構成で形成されている。各切換装置
は、固体素子を含み、そのうち２つは直列に、第３のも
のは直列に組合わせた素子に並列に接続されている０本
発明の実施例では、各切換装置は、ＮチャネルおよびＰ
チャネルのＦＥＴを組み合わせたものである。切換装置
７２および７６は同一で、２個のＮチャネル・宇プリー
ジョン形（Ｎｄ）ＦＥＴを直列に、１個のＰチャネル・
エンハンスメント形（Ｐｅ）ＦＥＴを並列に接続して形
成されている。この構成により切換装置！７２および７
６は常時閉の切換装置として作用する。切換装置７２お
よび７６は、上記の第１図に示した閉の切換装置と同一
である。
同様に、切換装置７４および７８は、上記の第２図に示
した常時開の切換装置と同様な常時開の切換装置である
。
した常時開の切換装置と同様な常時開の切換装置である
。
さらに第３図を参照すると、各ＦＥＴのゲート電極はノ
ード８０に結合され、ソース電極はノード８２に結合さ
れる。ノード８０および８２により形成される端子に適
当な制御信号（Ｖ ａＡｔｉ）を与えることにより、各
切換装置が制御されて、ＤＴＥの出力からの信号をその
入力に折り返したり、信号をループにのせたりする。ま
た、適当なＶＱＡＴＩ！信号を与えることにより、リン
グ上の信号がＤＴＥをバイパスすることができる。切換
機構３８は例えば特開昭５９−１６９０１８号公報に記
載されたリレーの代りに用いることができる。
ード８０に結合され、ソース電極はノード８２に結合さ
れる。ノード８０および８２により形成される端子に適
当な制御信号（Ｖ ａＡｔｉ）を与えることにより、各
切換装置が制御されて、ＤＴＥの出力からの信号をその
入力に折り返したり、信号をループにのせたりする。ま
た、適当なＶＱＡＴＩ！信号を与えることにより、リン
グ上の信号がＤＴＥをバイパスすることができる。切換
機構３８は例えば特開昭５９−１６９０１８号公報に記
載されたリレーの代りに用いることができる。
さらに第３図を参照すると、本発明の実施例では、切換
装置ｉ７２〜７８およびバイアス回路８４および８６は
１つのモジュールにパッケージングされている。このモ
ジュールは、共通基板（図示されていない）を有し、こ
の上に切換装置７２〜７８が形成されている。バイアス
回路８４および８６は固体素子により製作され、共通基
板上に配置されている。バイアス回路の機能は、切換装
置が置かれている基板をバイアスすることである。
装置ｉ７２〜７８およびバイアス回路８４および８６は
１つのモジュールにパッケージングされている。このモ
ジュールは、共通基板（図示されていない）を有し、こ
の上に切換装置７２〜７８が形成されている。バイアス
回路８４および８６は固体素子により製作され、共通基
板上に配置されている。バイアス回路の機能は、切換装
置が置かれている基板をバイアスすることである。
バイアス回路８４は、ダイオードＤ１およびＤ２を含ん
でいる。これらのダイオードの極性は反対方向で、それ
ぞれコンデンサＣ１およびＣ２を充電するのに用いら九
る。Ｃ２およびＣ１の電荷は、基板をバイアスする電圧
＋ＳＵＢおよび一８ＵＢを与えるのに用いられる。コイ
ル８８は、バイアス回路８４をＤＴＥ出力変成器５２に
結合する。
でいる。これらのダイオードの極性は反対方向で、それ
ぞれコンデンサＣ１およびＣ２を充電するのに用いら九
る。Ｃ２およびＣ１の電荷は、基板をバイアスする電圧
＋ＳＵＢおよび一８ＵＢを与えるのに用いられる。コイ
ル８８は、バイアス回路８４をＤＴＥ出力変成器５２に
結合する。
同様に、バイアス回路８６は、極性を反対方向にしたダ
イオードＤ３およびＤ４で構成され、コイル９０によっ
て、入力変成器４２に接続されている。
イオードＤ３およびＤ４で構成され、コイル９０によっ
て、入力変成器４２に接続されている。
第４図は、制御信号ＶＱＡＴＨを発生させる制御回路を
示す、この回路は、抵抗Ｒ１と、これに並列に接続した
コンデンサＣ１を含む、動作時においては、上記公開公
報にも述べられているように、制御信号Ｖ、ＡＴ、を与
えるために、約１ミリアンペアのファントム電流が、接
続されたＤＴＥから出力される。この小さい電流により
コンデンサＣ１が充電され、その電圧が所定値に達する
と、第３図の切換機構３８が活動化される。
示す、この回路は、抵抗Ｒ１と、これに並列に接続した
コンデンサＣ１を含む、動作時においては、上記公開公
報にも述べられているように、制御信号Ｖ、ＡＴ、を与
えるために、約１ミリアンペアのファントム電流が、接
続されたＤＴＥから出力される。この小さい電流により
コンデンサＣ１が充電され、その電圧が所定値に達する
と、第３図の切換機構３８が活動化される。
１仇
動作時には、ファントム・ドライブ回路からの電流がＶ
、ＡＴ、を約４ｖに設定する。この４■が切換装［１７
２および７６をｒ開」状態にし、残りの切換装置７８お
よび７４を閉の状態にする。この設定の結果、入力リン
グ・セグメント上の信号は入力ローブを経て、矢印の方
向にＤＴＥ （図示されていない）へ導かれ、次に出力
ローブを経て出力リング・セグメントに戻される。ファ
ントム電流が遮断されると、ＶＱＡＴＩ！は０に設定さ
れる。これにより、切換装ｗ７４および７８は「開」の
状態に、切換装置７２および７６は「閉」の状態に切換
えられる。この状態で、入力リング・セグメントの信号
は、切換装置７２を経由して出力リング・セグメントに
送られる。同様に、接続されたＤＴＥの出力ローブから
の信号は、切換装置７６により入力ローブへ折り返され
、接続されたＤＴＥに戻される。
、ＡＴ、を約４ｖに設定する。この４■が切換装［１７
２および７６をｒ開」状態にし、残りの切換装置７８お
よび７４を閉の状態にする。この設定の結果、入力リン
グ・セグメント上の信号は入力ローブを経て、矢印の方
向にＤＴＥ （図示されていない）へ導かれ、次に出力
ローブを経て出力リング・セグメントに戻される。ファ
ントム電流が遮断されると、ＶＱＡＴＩ！は０に設定さ
れる。これにより、切換装ｗ７４および７８は「開」の
状態に、切換装置７２および７６は「閉」の状態に切換
えられる。この状態で、入力リング・セグメントの信号
は、切換装置７２を経由して出力リング・セグメントに
送られる。同様に、接続されたＤＴＥの出力ローブから
の信号は、切換装置７６により入力ローブへ折り返され
、接続されたＤＴＥに戻される。
第１図は本発明による常時「閉」の切換装置の回路図、
第２図は本発明による常時「開」の切換装置の回路図、
第３図はステーションをリング通信ネットワークに相互
接続するための切換機構を示す回路図、第４図は第３図
の切換機構を駆動する制御信号を発生させる回路の概略
図、第５図は切換装置の閉状態のための等価回路図、第
６＠は切換装置の開状態のための等価回路図、第７図は
ｒ’ｌ’Ｊ型切換装置に６０ｄｂの分離を行うためのＦ
ＥＴのｒオン」抵抗と「オフ」キャパシタンスをプロッ
トした図である。 １０・・・・切換装置、１２．１６．２ｏ、２２．２４
．２６．２８．３０・・・・ノード、３２・・・・入力
変成器、３４・・・・出力変成器。 代理人 弁理士 頓 宮 孝 −（外１名） 日Ｇ、１ 日Ｇ、２ ＦＩＧ、３ 人カローブ −ワー
フ・・ＦＩＧ、 ５ ＦＩＧ、 ６
第２図は本発明による常時「開」の切換装置の回路図、
第３図はステーションをリング通信ネットワークに相互
接続するための切換機構を示す回路図、第４図は第３図
の切換機構を駆動する制御信号を発生させる回路の概略
図、第５図は切換装置の閉状態のための等価回路図、第
６＠は切換装置の開状態のための等価回路図、第７図は
ｒ’ｌ’Ｊ型切換装置に６０ｄｂの分離を行うためのＦ
ＥＴのｒオン」抵抗と「オフ」キャパシタンスをプロッ
トした図である。 １０・・・・切換装置、１２．１６．２ｏ、２２．２４
．２６．２８．３０・・・・ノード、３２・・・・入力
変成器、３４・・・・出力変成器。 代理人 弁理士 頓 宮 孝 −（外１名） 日Ｇ、１ 日Ｇ、２ ＦＩＧ、３ 人カローブ −ワー
フ・・ＦＩＧ、 ５ ＦＩＧ、 ６
Claims (1)
- 切換手段と、該切換手段を第１モードまたは第２モード
で動作させる制御信号を供給する制御手段とを具備し、
前記第１モードにおいては前記切換手段を通じて第１の
方向に低抵抗の導電路が、第２の方向に高インピーダン
スの非導電路が形成され、前記第２モードにおいては前
記低抵抗の導電路が高インピーダンスの非導電路に変換
され、高インピーダンスの非導電路が低抵抗の導電路に
変換されることを特徴とする切換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US683104 | 1984-12-18 | ||
| US06/683,104 US4628307A (en) | 1984-12-18 | 1984-12-18 | FET switch for high frequency signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146040A true JPS61146040A (ja) | 1986-07-03 |
| JPH0433179B2 JPH0433179B2 (ja) | 1992-06-02 |
Family
ID=24742593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201907A Granted JPS61146040A (ja) | 1984-12-18 | 1985-09-13 | 半導体スイッチ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4628307A (ja) |
| EP (1) | EP0185876A3 (ja) |
| JP (1) | JPS61146040A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974190A (en) * | 1988-12-05 | 1990-11-27 | Digital Equipment Corporation | Pass-through and isolation switch |
| US4891536A (en) * | 1988-12-27 | 1990-01-02 | Raytheon Company | Solid state switch |
| US6208195B1 (en) * | 1991-03-18 | 2001-03-27 | Integrated Device Technology, Inc. | Fast transmission gate switch |
| JPH06506333A (ja) | 1991-03-18 | 1994-07-14 | クウォリティ・セミコンダクタ・インコーポレイテッド | 高速トランスミッションゲートスイッチ |
| US5289062A (en) * | 1991-03-18 | 1994-02-22 | Quality Semiconductor, Inc. | Fast transmission gate switch |
| US5353286A (en) * | 1993-04-14 | 1994-10-04 | Digital Equipment Corporation | Configuration controller for a communications network |
| US5384779A (en) * | 1993-04-14 | 1995-01-24 | Digital Equipment Corporation | State machines for configuration of a communications network |
| US5523998A (en) * | 1993-04-14 | 1996-06-04 | Digital Equipment Corporation | Configuration controller for establishing timing signals of a communications network |
| US5394401A (en) * | 1993-04-14 | 1995-02-28 | Digital Equipment Corporation | Arrangement for a token ring communications network |
| EP0719431B1 (en) * | 1993-09-16 | 1997-11-19 | Quality Semiconductor, Inc. | Scan test circuit using fast transmission gate switch |
| US5818099A (en) * | 1996-10-03 | 1998-10-06 | International Business Machines Corporation | MOS high frequency switch circuit using a variable well bias |
| US6535034B1 (en) * | 1997-07-30 | 2003-03-18 | Programmable Silicon Solutions | High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries |
| US6426673B2 (en) | 1997-07-30 | 2002-07-30 | Programmable Silicon Solutions | High performance integrated radio frequency circuit devices |
| KR100974107B1 (ko) * | 2002-02-25 | 2010-08-04 | 엔엑스피 비 브이 | 전자 신호 처리 장치 및 전자 신호 스위치 |
| EP1883830B1 (en) * | 2005-05-18 | 2012-11-21 | Formation, Inc. | Solid-state ethernet by-pass switch circuitry |
| EP2171925A1 (en) * | 2007-07-23 | 2010-04-07 | Thomson Licensing | Network interface apparatus for bypassing inoperable network device |
Citations (2)
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|---|---|---|---|---|
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| JPS59171238A (ja) * | 1982-11-12 | 1984-09-27 | ザ・バブコツク・アンド・ウイルコツクス・カンパニ− | 側路制御装置を備える通信システム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5336119A (en) * | 1976-09-16 | 1978-04-04 | Fujitsu Ltd | Time-sharing series loop communication system |
| JPS53140553A (en) * | 1977-05-13 | 1978-12-07 | Hitachi Ltd | Switching circuit |
| JPS5620357A (en) * | 1979-07-27 | 1981-02-25 | Fujitsu Ltd | Information transfer system |
| US4255741A (en) * | 1979-11-26 | 1981-03-10 | Peterson Erik R | Communication module |
| ZA82860B (en) * | 1981-02-18 | 1982-12-29 | Int Computers Ltd | Data transmitting systems |
| EP0060307B1 (en) * | 1981-03-12 | 1985-07-17 | International Business Machines Corporation | Method for connecting or disconnecting selected stations in a ring communication system, and ring communication system including selectively connectable stations |
| US4435704A (en) * | 1981-03-13 | 1984-03-06 | Hitachi, Ltd. | Loop transmission system |
| JPS57157661A (en) * | 1981-03-25 | 1982-09-29 | Hitachi Ltd | Transmission line switching system |
| US4438356A (en) * | 1982-03-24 | 1984-03-20 | International Rectifier Corporation | Solid state relay circuit employing MOSFET power switching devices |
| JPS58184822A (ja) * | 1982-03-31 | 1983-10-28 | Fujitsu Ltd | 入力回路 |
-
1984
- 1984-12-18 US US06/683,104 patent/US4628307A/en not_active Expired - Fee Related
-
1985
- 1985-09-13 JP JP60201907A patent/JPS61146040A/ja active Granted
- 1985-10-22 EP EP85113375A patent/EP0185876A3/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192128A (en) * | 1981-05-20 | 1982-11-26 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog switch circuit |
| JPS59171238A (ja) * | 1982-11-12 | 1984-09-27 | ザ・バブコツク・アンド・ウイルコツクス・カンパニ− | 側路制御装置を備える通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0185876A2 (en) | 1986-07-02 |
| US4628307A (en) | 1986-12-09 |
| JPH0433179B2 (ja) | 1992-06-02 |
| EP0185876A3 (en) | 1989-04-05 |
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