JP2886206B2 - 伝送回路 - Google Patents
伝送回路Info
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- JP2886206B2 JP2886206B2 JP26063089A JP26063089A JP2886206B2 JP 2886206 B2 JP2886206 B2 JP 2886206B2 JP 26063089 A JP26063089 A JP 26063089A JP 26063089 A JP26063089 A JP 26063089A JP 2886206 B2 JP2886206 B2 JP 2886206B2
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- bus
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高信頼性が要求されるデータ伝送システム
に接続される伝送回路に関する。
に接続される伝送回路に関する。
（従来の技術及び解決すべき課題） 複数の電子ユニット間の電気的なシリアルデータ通信
システムにおいて、データの伝送として、雑音に対する
影響を減ずる目的として、平衡型伝送路を用いることは
良く知られている。
システムにおいて、データの伝送として、雑音に対する
影響を減ずる目的として、平衡型伝送路を用いることは
良く知られている。
このような伝送システムを自動車等の悪環境及び高い
信頼性を要求される場所に適用した場合、平衡型伝送路
の片側がオープン或いはGND、バッテリ電圧にショート
するといった故障においても、伝送システムがダウンす
ることなく伝送可能であることが要求される。このよう
な要求に基づいた伝送回路は例えば、特開昭64−1263
3、特開昭61−220529号公報に開示されている。
信頼性を要求される場所に適用した場合、平衡型伝送路
の片側がオープン或いはGND、バッテリ電圧にショート
するといった故障においても、伝送システムがダウンす
ることなく伝送可能であることが要求される。このよう
な要求に基づいた伝送回路は例えば、特開昭64−1263
3、特開昭61−220529号公報に開示されている。
しかしながら、前者（特開昭64−12633）においては
例えば、バスの一方の伝送線がショートした場合、他方
の伝送線のみで伝送即ち、送・受信を行なうために伝送
速度が高くなると伝送不能になる点、及びバス線が非常
に大きな電圧例えば、5Vで動作するシステムにおいて数
百Ｖにショートした場合に破壊しないようにするには、
非常に大きく、且つ高価な保護回路を必要とする。ま
た、後者（特開昭61−220529）においても、バスの伝送
線がショートしても伝送可能である短絡電圧が限られて
おり、例えば、5Vで動作するシステムにおいてバスの一
方の伝送線が＋12Vにショートした場合伝送不能とな
る。また、数百Ｖにショートしても破壊しないようにす
るには特別な保護回路を必要とするという問題がある。
例えば、バスの一方の伝送線がショートした場合、他方
の伝送線のみで伝送即ち、送・受信を行なうために伝送
速度が高くなると伝送不能になる点、及びバス線が非常
に大きな電圧例えば、5Vで動作するシステムにおいて数
百Ｖにショートした場合に破壊しないようにするには、
非常に大きく、且つ高価な保護回路を必要とする。ま
た、後者（特開昭61−220529）においても、バスの伝送
線がショートしても伝送可能である短絡電圧が限られて
おり、例えば、5Vで動作するシステムにおいてバスの一
方の伝送線が＋12Vにショートした場合伝送不能とな
る。また、数百Ｖにショートしても破壊しないようにす
るには特別な保護回路を必要とするという問題がある。
自動車用としての通信システムにおいては、このよう
にバスの伝送線の一方がオープン或いは一定電圧にショ
ートした場合でも伝送可能とし、高速で伝送し、しか
も、自動車内で発生し得る数百Ｖのサージ電圧に接続さ
れても破壊しない伝送受信回路が必要である。
にバスの伝送線の一方がオープン或いは一定電圧にショ
ートした場合でも伝送可能とし、高速で伝送し、しか
も、自動車内で発生し得る数百Ｖのサージ電圧に接続さ
れても破壊しない伝送受信回路が必要である。
バスの一方の伝送線が一定電圧に固定しても伝送可能
であり、且つバスの一方の伝送線が数百Ｖの高い電圧に
固定されても破壊しない伝送システムとしてはパルスト
ランスを利用したものが提案されている。このような伝
送システムは例えば、特開昭50−29117号公報に開示さ
れている。しかしながら、この方法は、ノードの入り口
等でバスの片側の伝送線がオープンになった場合には伝
送不能となるという問題がある。
であり、且つバスの一方の伝送線が数百Ｖの高い電圧に
固定されても破壊しない伝送システムとしてはパルスト
ランスを利用したものが提案されている。このような伝
送システムは例えば、特開昭50−29117号公報に開示さ
れている。しかしながら、この方法は、ノードの入り口
等でバスの片側の伝送線がオープンになった場合には伝
送不能となるという問題がある。
本発明は上述の点に鑑みてなされたもので、バスの一
方の伝送線がオープン或いは一定電圧にショートした場
合でも伝送可能であり、しかも、伝送線の一方が数百Ｖ
の電圧に接触した場合でも容易に破壊することがない伝
送回路を提供することを目的とする。
方の伝送線がオープン或いは一定電圧にショートした場
合でも伝送可能であり、しかも、伝送線の一方が数百Ｖ
の電圧に接触した場合でも容易に破壊することがない伝
送回路を提供することを目的とする。
（課題を解決するための手段） 上記目的を達成するために本発明によれば、３本以上
の伝送線を含むバスの各伝送線と、ラインドライバとラ
インレシーバとを含む複数の送受信回路を備えた伝送回
路において、前記各伝送線に前記複数の送・受信回路を
夫々パルストランスを介して接続し、且つ各パルストラ
ンスと各伝送線とは少なくとも各二次巻線の両端と当該
二次巻線に設けた中間タップとに接続する構成としたも
のである。
の伝送線を含むバスの各伝送線と、ラインドライバとラ
インレシーバとを含む複数の送受信回路を備えた伝送回
路において、前記各伝送線に前記複数の送・受信回路を
夫々パルストランスを介して接続し、且つ各パルストラ
ンスと各伝送線とは少なくとも各二次巻線の両端と当該
二次巻線に設けた中間タップとに接続する構成としたも
のである。
（作用） バスの各伝送線と各送・受信回路とはパルストランス
を介して接続されるために直流分が完全に絶縁される。
これにより、伝送線の何れかが一定電圧にショートして
も伝送可能であり、また、数百Ｖのサージ電圧が印加さ
れた場合でも前記送・受信回路の破壊が防止される。ま
た、バスの接続端子の何れかがオープンになった場合で
も残りの端子により伝送可能となる。
を介して接続されるために直流分が完全に絶縁される。
これにより、伝送線の何れかが一定電圧にショートして
も伝送可能であり、また、数百Ｖのサージ電圧が印加さ
れた場合でも前記送・受信回路の破壊が防止される。ま
た、バスの接続端子の何れかがオープンになった場合で
も残りの端子により伝送可能となる。
（実施例） 以下本発明の一実施例を添付図面に基づいて詳述す
る。
る。
第１図は本発明に係る伝送回路を適用した伝送システ
ムを示し、バス１は、例えば、３本の伝送線２〜４によ
り構成されており、これらの各伝送線２〜４には複数例
えば、３個のノード５〜７が接続され、両端には終端抵
抗８、９が接続されている。尚、伝送線２〜４は互いに
撚り合っていることが望ましいが、ノイズに対して影響
が少ない場合には特に撚り合っている必要はない。
ムを示し、バス１は、例えば、３本の伝送線２〜４によ
り構成されており、これらの各伝送線２〜４には複数例
えば、３個のノード５〜７が接続され、両端には終端抵
抗８、９が接続されている。尚、伝送線２〜４は互いに
撚り合っていることが望ましいが、ノイズに対して影響
が少ない場合には特に撚り合っている必要はない。
終端抵抗８、９は、バス１に送出されたパルスの反射
を無くすためのもので、故障モードや伝送線のインピー
ダンス等を考慮して第２図又は第３図に示す抵抗回路を
適当に選択する。尚、これらの終端抵抗８、９は、夫々
各ノード５〜７に含めてもよい。また、本実施例ではバ
ス１にノードを３個接続したが、これに限るものではな
く３個以上接続してもよく、或いは２個接続してもよ
い。第２図に示す終端回路８は、端子8aと8bとの間に抵
抗R1とR2とを直列に接続し、これらの抵抗R1とR2との接
続点に端子8cを接続した抵抗回路である。そして、これ
らの各端子8a、8b、8cに夫々バス１の伝送線２、３、４
の各終端を接続する。
を無くすためのもので、故障モードや伝送線のインピー
ダンス等を考慮して第２図又は第３図に示す抵抗回路を
適当に選択する。尚、これらの終端抵抗８、９は、夫々
各ノード５〜７に含めてもよい。また、本実施例ではバ
ス１にノードを３個接続したが、これに限るものではな
く３個以上接続してもよく、或いは２個接続してもよ
い。第２図に示す終端回路８は、端子8aと8bとの間に抵
抗R1とR2とを直列に接続し、これらの抵抗R1とR2との接
続点に端子8cを接続した抵抗回路である。そして、これ
らの各端子8a、8b、8cに夫々バス１の伝送線２、３、４
の各終端を接続する。
また、第３図に示す終端抵抗８は、抵抗R3とR4との直
列回路に抵抗R5を並列に接続した直並列回路の両端を端
子8a、8bに接続し、抵抗R3とR4との接続点に端子8cを接
続した抵抗回路である。そして、これらの端子8a、8b、
8cにバス１の各伝送線２、３、４の各一端を接続する。
列回路に抵抗R5を並列に接続した直並列回路の両端を端
子8a、8bに接続し、抵抗R3とR4との接続点に端子8cを接
続した抵抗回路である。そして、これらの端子8a、8b、
8cにバス１の各伝送線２、３、４の各一端を接続する。
ノード５は、第４図に示すように構成されており、パ
ルストランス11の一次巻線12の両端の各端子12a、12bは
コンパレータ14、15の各一方の入力端子に接続されてお
り、中間タップ12cは電源＋Vccに接続されている。ま
た、コンパレータ14、15の各他方の入力端子は参照電圧
＋Vrefに接続され、各出力端子は送・受信ロジック回路
16に接続されている。そして、これらのコンパレータ1
4、15によりラインレシーバが構成される。
ルストランス11の一次巻線12の両端の各端子12a、12bは
コンパレータ14、15の各一方の入力端子に接続されてお
り、中間タップ12cは電源＋Vccに接続されている。ま
た、コンパレータ14、15の各他方の入力端子は参照電圧
＋Vrefに接続され、各出力端子は送・受信ロジック回路
16に接続されている。そして、これらのコンパレータ1
4、15によりラインレシーバが構成される。
トランジスタTr1のコレクタは、抵抗R6を介してパル
ストランス11の一次巻線12の端子12aに、ベースは送・
受信ロジック回路16に接続され、エミッタは接地されて
いる。また、トランジスタTr2のコレクタは抵抗T7を介
してパルストランス11の一次巻線12の端子12bに、ベー
スは送・受信ロジック回路16に接続され、エミッタは接
地されている。そして、これらのトランジスタTr1、Tr2
によりラインドライバが構成される。これらのトランジ
スタTr1、Tr2は送・受信ロジック回路16により交互にオ
ン−オフ制御される。
ストランス11の一次巻線12の端子12aに、ベースは送・
受信ロジック回路16に接続され、エミッタは接地されて
いる。また、トランジスタTr2のコレクタは抵抗T7を介
してパルストランス11の一次巻線12の端子12bに、ベー
スは送・受信ロジック回路16に接続され、エミッタは接
地されている。そして、これらのトランジスタTr1、Tr2
によりラインドライバが構成される。これらのトランジ
スタTr1、Tr2は送・受信ロジック回路16により交互にオ
ン−オフ制御される。
また、パルストランス11の二次巻線13の両端の端子13
a、13bはバス１（第１図）の伝送線２、３に、中間タッ
プ13cは伝送線４に接続される。ノード６（第５図）、
ノード７もノード５と同様に構成されており、夫々パル
ストランスを介してバス１の各伝送線２〜４に接続され
ている。
a、13bはバス１（第１図）の伝送線２、３に、中間タッ
プ13cは伝送線４に接続される。ノード６（第５図）、
ノード７もノード５と同様に構成されており、夫々パル
ストランスを介してバス１の各伝送線２〜４に接続され
ている。
以下に作用を説明する。
第５図に示すノード５からバス１に信号を出力する場
合について説明する。
合について説明する。
いま、ノード５の一方のトランジスタTr1のベースに
パルス信号P1（第６図（ａ））が印加されて当該トラン
ジスタTr1がオンとなると、電源＋Vccからパルストラン
ス11の一次巻線12の端子12c→12a→トランジスタTr1の
経路で電流が流れ、端子12c−12a間に電圧Ｖが発生す
る。これにより二次巻線13に電圧が誘起され、端子13b
−13a間に電圧2Vが発生し、バス１の伝送線３−２間に
印加される。この伝送線３−２間の電圧2Vはノード６の
パルストランス20の二次巻線22の端子22b、22a間に印加
され、一次巻線21の端子21b、21a間に電圧2Vが発生す
る。この電圧2Vはコンパレータ24に印加される。コンパ
レータ24は、この入力電圧2Vと参照電圧＋Vrefとを比較
して2V＞Vrefのときハイレベルの信号を出力して送・受
信ロジック回路25に印加する。
パルス信号P1（第６図（ａ））が印加されて当該トラン
ジスタTr1がオンとなると、電源＋Vccからパルストラン
ス11の一次巻線12の端子12c→12a→トランジスタTr1の
経路で電流が流れ、端子12c−12a間に電圧Ｖが発生す
る。これにより二次巻線13に電圧が誘起され、端子13b
−13a間に電圧2Vが発生し、バス１の伝送線３−２間に
印加される。この伝送線３−２間の電圧2Vはノード６の
パルストランス20の二次巻線22の端子22b、22a間に印加
され、一次巻線21の端子21b、21a間に電圧2Vが発生す
る。この電圧2Vはコンパレータ24に印加される。コンパ
レータ24は、この入力電圧2Vと参照電圧＋Vrefとを比較
して2V＞Vrefのときハイレベルの信号を出力して送・受
信ロジック回路25に印加する。
次に、ノード５の他方のトランジスタTr2のベースに
パルス信号P2（第６図（ａ））が印加されて当該トラン
ジスタTr2がオンとなると、電源＋Vccからパルストラン
ス11の一次巻線12の端子12c→12b→トランジスタTr2の
経路で電流が流れ、端子12c−12b間に電圧Ｖ′（点線で
示す）が発生する。これにより二次巻線13に電圧が誘起
され、端子13a−13b間に電圧2V′が発生し、バス１の伝
送線２−３間に印加される。この伝送線２−３間の電圧
2V′はノード６のパルストランス20の二次巻線22の端子
22a、22bに印加され、一次巻線21の端子21a、21b間に電
圧2Vが発生する。この電圧2Vはコンパレータ23に印加さ
れ、当該コンパレータ23はこの入力電圧2Vと参照電圧＋
Vrefとを比較し、2V＞Vrefのときハイレベルの信号を出
力して送・受信ロジック回路25に印加する。
パルス信号P2（第６図（ａ））が印加されて当該トラン
ジスタTr2がオンとなると、電源＋Vccからパルストラン
ス11の一次巻線12の端子12c→12b→トランジスタTr2の
経路で電流が流れ、端子12c−12b間に電圧Ｖ′（点線で
示す）が発生する。これにより二次巻線13に電圧が誘起
され、端子13a−13b間に電圧2V′が発生し、バス１の伝
送線２−３間に印加される。この伝送線２−３間の電圧
2V′はノード６のパルストランス20の二次巻線22の端子
22a、22bに印加され、一次巻線21の端子21a、21b間に電
圧2Vが発生する。この電圧2Vはコンパレータ23に印加さ
れ、当該コンパレータ23はこの入力電圧2Vと参照電圧＋
Vrefとを比較し、2V＞Vrefのときハイレベルの信号を出
力して送・受信ロジック回路25に印加する。
続いてノード５のトランジスタTr1のベースにパルス
信号P3（第６図（ａ））が印加され当該トランジスタTr
1がオンとなると、前述と同様にバス１の伝送線３−２
間に電圧2Vが発生し、ノード６のパルストランス20の一
次巻線21の端子21b−21a間に電圧2Vが発生する。そし
て、コンパレータ24がハイレベルの信号を出力して送・
受信ロジック回路25に印加する。送・受信ロジック回路
25はコンパレータ24、23から交互に入力される信号に基
づいて第６図（ｂ））に示すような信号（10110…）を
出力する。
信号P3（第６図（ａ））が印加され当該トランジスタTr
1がオンとなると、前述と同様にバス１の伝送線３−２
間に電圧2Vが発生し、ノード６のパルストランス20の一
次巻線21の端子21b−21a間に電圧2Vが発生する。そし
て、コンパレータ24がハイレベルの信号を出力して送・
受信ロジック回路25に印加する。送・受信ロジック回路
25はコンパレータ24、23から交互に入力される信号に基
づいて第６図（ｂ））に示すような信号（10110…）を
出力する。
いま、第５図に“×”で示すように伝送線２の途中が
断線したとする。ノード５のトランジスタTr1がオンと
なり、パルストランス11の一次巻線12の端子12c−12a間
に電圧Ｖが発生すると、二次巻線13の端子13b−13a間に
電圧2Vが、端子13b−13c間に電圧Ｖが発生する。しかし
ながら、伝送線２が断線しているために当該伝送線２に
は電流が流れず、伝送線３−４間の電圧Ｖがノード６の
パルストランス20の二次巻線22の端子22b−22c間に印加
される。これによりパルストランス20の一次巻線21の端
子21b−21a間に電圧2Vが発生してコンパレータ24に印加
される。
断線したとする。ノード５のトランジスタTr1がオンと
なり、パルストランス11の一次巻線12の端子12c−12a間
に電圧Ｖが発生すると、二次巻線13の端子13b−13a間に
電圧2Vが、端子13b−13c間に電圧Ｖが発生する。しかし
ながら、伝送線２が断線しているために当該伝送線２に
は電流が流れず、伝送線３−４間の電圧Ｖがノード６の
パルストランス20の二次巻線22の端子22b−22c間に印加
される。これによりパルストランス20の一次巻線21の端
子21b−21a間に電圧2Vが発生してコンパレータ24に印加
される。
同様にしてノード６は、他の伝送線３又は４が断線し
た場合でもノード５からの信号を受信することができ
る。即ち、ノード６はバス１の中の伝送線２〜４の何れ
か一本が断線した場合でもノード５からの信号を受信す
ることができる。他のノード７（第１図）についてもノ
ード６と同様である。そして、これらの各ノード５〜７
間で相互に伝送可能とされる。
た場合でもノード５からの信号を受信することができ
る。即ち、ノード６はバス１の中の伝送線２〜４の何れ
か一本が断線した場合でもノード５からの信号を受信す
ることができる。他のノード７（第１図）についてもノ
ード６と同様である。そして、これらの各ノード５〜７
間で相互に伝送可能とされる。
また、各ノード５〜７は、バス１の各伝送線２〜４に
夫々パルストランスを介して接続されているために直流
的に完全に絶縁されており、従って、バス１の中の伝送
線２〜４の何れかが一定電圧にショートした場合でも伝
送可能であり、且つ数百Ｖのサージ電圧が加わった場合
でも伝送システムが破壊することが防止される。
夫々パルストランスを介して接続されているために直流
的に完全に絶縁されており、従って、バス１の中の伝送
線２〜４の何れかが一定電圧にショートした場合でも伝
送可能であり、且つ数百Ｖのサージ電圧が加わった場合
でも伝送システムが破壊することが防止される。
第７図は本発明の他の実施例を示し、パルストランス
30の一次巻線31の一方の端子31aは、抵抗R10を介してソ
ースが電源＋Vccに接続されたPchのFET1のドレイン及び
ソースがアースに接地されたNchのFET2のドレインに接
続され、他方の他端31bは、電源（Vcc/2）に接続されて
いる。そして、FET1、FET2の各ゲートは送・受信ロジッ
ク回路35に接続されている。パルストランス30の一次巻
線31の端子31aは抵抗R11とR12との直列回路を介して電
源（Vcc/2）に接続され、これらの抵抗R11とR12との接
続点はコンパレータ33、34の各一方の入力端子に接続さ
れている。
30の一次巻線31の一方の端子31aは、抵抗R10を介してソ
ースが電源＋Vccに接続されたPchのFET1のドレイン及び
ソースがアースに接地されたNchのFET2のドレインに接
続され、他方の他端31bは、電源（Vcc/2）に接続されて
いる。そして、FET1、FET2の各ゲートは送・受信ロジッ
ク回路35に接続されている。パルストランス30の一次巻
線31の端子31aは抵抗R11とR12との直列回路を介して電
源（Vcc/2）に接続され、これらの抵抗R11とR12との接
続点はコンパレータ33、34の各一方の入力端子に接続さ
れている。
抵抗R13とR14との直列回路の一端は電源＋Vccに、他
端は電源（Vcc/2）に接続され、これらの抵抗R13とR14
との接続点にはコンパレータ33の他方の入力端子が接続
されている。また、抵抗R15とR16との直列回路の一端は
電源（Vcc/2）に接続され、他端はGNDに接地され、これ
らの抵抗R15とR16との接続点にはコンパレータ34の他方
の入力端子が接続されている。そして、パルストランス
30の二次巻線32の各端子32a、32b、32cは、夫々パルス
１（第１図）の各伝送線２、３、４に接続される。
端は電源（Vcc/2）に接続され、これらの抵抗R13とR14
との接続点にはコンパレータ33の他方の入力端子が接続
されている。また、抵抗R15とR16との直列回路の一端は
電源（Vcc/2）に接続され、他端はGNDに接地され、これ
らの抵抗R15とR16との接続点にはコンパレータ34の他方
の入力端子が接続されている。そして、パルストランス
30の二次巻線32の各端子32a、32b、32cは、夫々パルス
１（第１図）の各伝送線２、３、４に接続される。
このノードは、第４図に示すノード５に対し、ライン
ドライバとしてFETを使用し、パルストランスとして一
次巻線の巻数N1を二次巻線の巻数N2の半分（N2/2）とし
て中間タップをなくしたものを使用したもので、その作
用は上述したノード５〜７と同様である。
ドライバとしてFETを使用し、パルストランスとして一
次巻線の巻数N1を二次巻線の巻数N2の半分（N2/2）とし
て中間タップをなくしたものを使用したもので、その作
用は上述したノード５〜７と同様である。
（発明の効果） 以上説明したように本発明によれば、３本以上の伝送
線を含むバスの各伝送線と、ラインドライバとラインレ
シーバとを含む複数の送受信回路を備えた伝送回路にお
いて、前記各伝送線に前記複数の送・受信回路を夫々パ
ルストランスを介して接続し、且つ各パルストランスと
各伝送線とは少なくとも各二次巻線の両端と当該二次巻
線に設けた中間タップとに接続するようにしたので、前
記バスの中の複数の伝送線の何れか一本の伝送線が断線
した場合でも伝送可能となる。また、各伝送回路は前記
パルストランスにより直流的が完全に絶縁されており、
バスの複数の伝送線の中の何れかが一定電圧にショート
した場合でも伝送可能であり、且つ数百Ｖのサージ電圧
が加わった場合でも伝送システムが破壊することを防止
することができるという効果がある。
線を含むバスの各伝送線と、ラインドライバとラインレ
シーバとを含む複数の送受信回路を備えた伝送回路にお
いて、前記各伝送線に前記複数の送・受信回路を夫々パ
ルストランスを介して接続し、且つ各パルストランスと
各伝送線とは少なくとも各二次巻線の両端と当該二次巻
線に設けた中間タップとに接続するようにしたので、前
記バスの中の複数の伝送線の何れか一本の伝送線が断線
した場合でも伝送可能となる。また、各伝送回路は前記
パルストランスにより直流的が完全に絶縁されており、
バスの複数の伝送線の中の何れかが一定電圧にショート
した場合でも伝送可能であり、且つ数百Ｖのサージ電圧
が加わった場合でも伝送システムが破壊することを防止
することができるという効果がある。
第１図は本発明に係る伝送回路を適用した伝送システム
を示す図、第２図及び第３図は第１図の終端抵抗の一例
を示す抵抗回路図、第４図は本発明に係る伝送回路の一
実施例を示す回路図、第５図は第１図のノード５とノー
ド６との接続態様を示す回路図、第６図は第５図のノー
ド５とノード６との間における伝送信号の一実施例を示
す波形図、第７図は第４図の伝送回路の他の実施例を示
す回路図である。 １……バス、２〜４……伝送線、５〜７……ノード、
８、９……終端抵抗、11、20、30……パルストランス、
12、21、31……一次巻線、13、22、32……二次巻線、1
4、15、23、24、33、34……コンパレータ、16、25、35
……送・受信ロジック回路。
を示す図、第２図及び第３図は第１図の終端抵抗の一例
を示す抵抗回路図、第４図は本発明に係る伝送回路の一
実施例を示す回路図、第５図は第１図のノード５とノー
ド６との接続態様を示す回路図、第６図は第５図のノー
ド５とノード６との間における伝送信号の一実施例を示
す波形図、第７図は第４図の伝送回路の他の実施例を示
す回路図である。 １……バス、２〜４……伝送線、５〜７……ノード、
８、９……終端抵抗、11、20、30……パルストランス、
12、21、31……一次巻線、13、22、32……二次巻線、1
4、15、23、24、33、34……コンパレータ、16、25、35
……送・受信ロジック回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/40
Claims (1)
- 【請求項１】３本以上の伝送線を含むバスの各伝送線
と、ラインドライバとラインレシーバとを含む複数の送
受信回路を備えた伝送回路において、前記各伝送線に前
記複数の送・受信回路を夫々パルストランスを介して接
続し、且つ各パルストランスと各伝送線とは少なくとも
各二次巻線の両端と当該二次巻線に設けた中間タップと
に接続することを特徴とする伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26063089A JP2886206B2 (ja) | 1989-10-05 | 1989-10-05 | 伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26063089A JP2886206B2 (ja) | 1989-10-05 | 1989-10-05 | 伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123138A JPH03123138A (ja) | 1991-05-24 |
| JP2886206B2 true JP2886206B2 (ja) | 1999-04-26 |
Family
ID=17350591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26063089A Expired - Lifetime JP2886206B2 (ja) | 1989-10-05 | 1989-10-05 | 伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2886206B2 (ja) |
-
1989
- 1989-10-05 JP JP26063089A patent/JP2886206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03123138A (ja) | 1991-05-24 |
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