JPS61143849A - プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、分岐命令の使用を減少させ、実行時間の高速
化と、プログラムステップ数の減少を実現するプロセッ
サに関するものである。

従来の技術 従来のプロセッサとしては、例えば、飯塚肇／立 古谷７美／山ロ喜教「マイクロコンビュータアーキ第２
図はこの従来のプロセッサの構成図を示すものであり、
１ｏは命令コードを読出す命令フェッチ部である。１１
は命令コードをデコードして制御信号を生成する命令デ
コード部である。１２は命令の実行を行なう命令実行部
である。命令デコード部１１は、フェッチ部用デコーダ
１８と、実行部用デコーダ１７を持つ。フェッチ部用デ
コーダ１８は、制御線１６を介して命令フェッチ部１ｏ
を制御し、実行部用デコーダ１７は、制御線１４を介し
て命令実行部１２を制御する。命令コードは、命令フェ
ッチ部１ｏから命令出力線１３を介してフェッチ部用デ
コーダ１８および実行部用デコーダ１７に与えられる。

７工ツテ部用デコータ′″Ｉ８には、命令実行部１２か
ら、スティタスビット１５が与えられる。

以上のように、構成された従来のプロセンサにおいては
、条件分岐命令などの時、命令実行部１２に存在するス
ティタスレジスタの内容、すなわち、ゼロフラグ、サイ
ンフラグ、オーバーフローフラ力し、分岐を行なうかど
うかの判定に用いていた０発明が解決しようとする問題
点 しかしながら上記のような構成では、状況によって違っ
た処理を行なわなければならない場合、比較命令と条件
分岐命令の組合せによって、制御の流れを頻繁に変えな
ければならない。すなわち、命令実行の局所性がなくな
り、同時に、比較命令、条件分岐命令といった本来の演
算とは関係のない命令実行によるオーバヘッドを生じる
という問題点を有していた。これらは特に、命令キュー
を持ったプロセッサ、仮想メモリをサポートしているン
ステム、パイプライン構造を持ったプロセッサで問題と
なる。

本発明はかかる点顛鑑み、分岐命令の使用回数を減少さ
せて命令実行の局所性を向上し、実行時間全高速化し、
同時にプログラムステップ数を減少させるプロセッサを
提供することを目的とする。

問題点全解決するための手段 本発明は、命令デコード部と、前記命令デコード部に接
続された命令実行部を備え、前記命令実行部の出力を命
令デコード部の実行部用デコーダに接続したプロセッサ
である。

作　　用 本発明は前記した構成により、命令実行部の出力により
、命令デコード部の出力が変化し、それによって、同一
の命令コードの実行を行なう場合でも、命令実行部の状
態によって動作が変化する。

このように、命令の動作自体を変化させることにより、
従来では、条件分岐を用いて違った処理を行なっていた
場合でも、条件分岐を用いずに同じ処理が行なえ、分岐
命令の使用回数が減少する。

これにより、命令実行の局所性が向上し、実行時間の高
速化が実現する。同時に条件ごとに処理を記述しなくて
も良いため、プログラムステップ数の減少が実現する。

実施例 第１図は本発明の実施例におけるプロセッサの構成図を
示すものである。第１図において、１は命令コードを読
出す命令フェッチ部である０２は、命令コードをデコー
ドして制御信号を生成する命令デコード部である。命令
デコード部２は、フェッチ部用デコーダ９と、実行部用
デコーダ８を持つ。フェッチ部用デコーダ９は、制御線
７を介して命令フェッチ部１を制御し、実行部用デコー
ダ８は、制御線５を介して命令実行部３を制御する。

命令コードは、命令フェッチ部１から命令出力線４を介
してフェッチ部用デコーダ９および実行部用デコーダ８
に与えられる。同様に、命令実行部３から状態信号６が
フェッチ部用デコーダ９および実行部用デコーダ８に与
えられる。以下、２つの実施例について説明する。

第３図は、第１の実施例の命令実行部の構成図を示すも
のである。１９は、汎用レジスタ群であは り、２ｏは、ＡＬＵである。データバスＨＶ、　Ａバス
２１、Ｂバス２２の２バス構成である。２３は、スティ
タスレジスタであり、その中のサインフラグ、ゼロフラ
グ、オーバーフローフラグが、状態信号６の一部として
実行部用デコーダ８に接続されている。

この構成において一例としてＬＯＷ命令を定義する。こ
の命令は、３オペランドを取り、ディスティネーション
フィールドと、ソースフィールドおよび転送フィールド
から成る。ディスティネーションフィールドで示した内
容は、Ａバス２１に出力され、ソースフィールドで示し
た内容は、Ｂバス２２に出力される。転送フィールドは
指定したレジスタにＡバスまたはＢバスの内容を書込む
だめのフィールドである。機能としては、第４図に示し
たように、サイ／フラグが立っていると、ディスティネ
ーションフィールドで指定したレジスタの内容が、その
まま書込まれ、サインフラグが下りていると、ソースフ
ィールドで指定したレジスタの内容が、ディスティネー
ションフィールドで指定したレジスタに書込まれる。転
送フィールドでの転送は、サインフラグに関係なく行な
われ、なおかつスティタスレジスタ２３の内容は更新さ
れない。この命令を用いると、最大値、最小値を求めた
り、ソーティングを行なう場合に有効となる。−例を第
５図に示す。これは、レジスタ０（Ｒｏ）とレジスタ１
（Ｒ１）の内容全比較して、レジスタｏ　（Ｒｏ　）に
小さい方の値を代入し、レジスタ１（Ｒ１）に大きい方
の値を代入するプログラムである。

以上のように本実施例によれば、スティタスレジスタ２
３の内容を状態信号６の一部として実行部用デコーダ８
に接続することにより、分岐命令を用いずに最大値、最
小値を求めたり、ンーティ／グを行なうことができる。

第６図は、第２の実施例の命令実行部の構成図を示すも
のである。構成は、第１の実施例と同じであるが、シフ
トレジスタ２４が追加されている。

このシフトレジスタ２４の最上位ビット（ＭＳＢ）が、
状態信号６の一部として実行部用デコーダ８に接続され
ている。

この構成において、−例としてシフトレジスタ２４の最
上位ビット（ＭＳＢ）が立っていれば処理を行ない、下
りていれば、処理を行なわず、いずれの場合も、次の命
令のためにシフトレジスタ２４の内容を１ビツト左シフ
トを行なえる命令を定義する。処理として１の加算を考
えると、シフトレジスタ２４内のデータの１”が立って
いるビットの数を、条件分岐を用いずに、シフトレジス
タ２４のピント幅に相当するプログラムステップ数で求
められる。他の使用法としては、たとえば画像処理など
での境界部の処理において、従来のプロセッサでは、各
条件での処理を別々にプログラムで記述し、条件分岐を
用いて対処していたが、各条件に対応したパターンをシ
フトレジスタ２４に書込むことによって、必要のない処
理は行なわなくする事によって条件別のプログラムは不
要となる。

発明の詳細 な説明したように、本発明によれば、同一の命令コード
に対して、命令実行部の状態により、命令デコード部か
ら命令実行部への制御が変化し、命令の処理内容を変え
ることが可能となり、分岐命令の使用回数が減少し、こ
れによって命令実行の局所性の向上、および実行時間の
高速化を実現し、同時に条件ごとに処理を記述しなくて
も良いためプログラムステップ数の減少を実現すること
ができ、その実用的効果は大きい。　　　　　　　　　
　第

【図面の簡単な説明】

第１図は本発明における一実施例のプロセッサの構成図
、第２図は従来のプロセッサの構成図、第３図は第１図
に示したプロセッサの命令実行部の一実施例の構成図、
第４図は同実施例における一命令の機能の説明図、第６
図は同命令のプログラム例を示す図、第６図は本発明の
他の実施例のプロセッサの命令実行部の構成図である。 １・・・・・・命令フェンチ部、２・・・・・・命令デ
コード部、３・・・・・・命令実行部。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１図 第２図 第３図 第４図 ＬＯＷ　　Ｓｅｔ　、　８ｂ、　Ｒｒ ＩＪ　ｚＦ＝　７　　ｔｈｅｎ　Ｓａ？−３ａｅｔｓｅ
　ｓａ←ｓｂ 第５図 ＣＭＰ　　Ｒａ、　／？１

Claims (1)

【特許請求の範囲】
1. 命令フェッチ部と、前記命令フェッチ部に接続された命
   令デコード部と、前記命令デコード部に接続された命令
   実行部を備え、前記命令実行部の出力を前記命令デコー
   ド部の実行部用デコーダに接続し、前記命令実行部の出
   力により前記命令デコード部の出力を変化させ前記命令
   実行部に違った動作を行なわせることを特徴とすをプロ
   セッサ。