JPS61142820A

JPS61142820A - コンデンサダイオ−ドｆｅｔ論理回路

Info

Publication number: JPS61142820A
Application number: JP60235090A
Authority: JP
Inventors: リチヤード・シー・イードン
Original assignee: JIGABITSUTO ROJITSUKU Inc
Current assignee: JIGABITSUTO ROJITSUKU Inc
Priority date: 1984-10-22
Filing date: 1985-10-21
Publication date: 1986-06-30
Also published as: DE3537404A1; GB8525975D0; GB2166312A; FR2572234A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明の背景従来、空乏形５ＪＥＳＦＥＴ　ＧａＡｓ集積回：洛没計
において悩まされる間ｉｌｌよ、これらｒＪ−チャ７・
ツノＤ−ＭＥＳＦＥＴの動作に必要な正のドレンε圧と
、ｒ山）Ｄ　−ＭＦｉＳＦｇＴのターンオフに必要な負
のダート電圧との間で要求さ丸るレベルシフテングイＱ
ａを実現することであつ九。これに対し、単純な直結形
ＦＥＴ論理（ＤＣＦＬ）では、エンハンスメント形ＦＥ
Ｔｒ−）入力が直接にドレン出力に接続されている。

従って代表的な容Ｉｔ注負荷を電動するに用い得る遷移
’／”−）出力ＩＩ！　！ｌｉｔは、ソーシングの中で
は、直ｉ洪給′、！Ｌ流て等しいグルアッグ能・助負荷
庖流に実質的に等しく、ｔ＆シンキングの中ではこれの
数倍であろう。一般的に、単純な１４合は別として、Ｄ
−ＭＥ８ＦＥＴ回路のアプローチで、これまで発表され
たＤＣＦＬの手法＼効率（負荷ａ流駆動比能と供給成力
の比（ｒａｔｉｏ　ｏｆ　１ｏａｄ　ｃｕｒｒｅｎｔ　
ｄｒｌｖｅｃａｐａｂｌｌｔｔｙ　ｔｏ　ｔｈｅ　５ｕ
ｐｐｌｙ　ｃｕｒｒｅｎｔ）と定義する）において接近
したものはない。これに対し他方では、　　ＧａＡｓに
没立つエンハンスメント形ＦＩＴ（ｇ−ＭＥ８ＦＥｊＴ
　、　Ｅ−１ＦＥＴおよびＥ−ＨＥＭ：○は、製造に当
って深刻な問題に悩んでおり、それは主として限定され
たｒ−トスイングのあたりと、（ΔｖＬはＥ−Ｍｌｉ；
５ＦＥＴ　ＤＣＦＬ　ＩＦｉｌｌ￥Ｓでは大体５００　
ｍＶに等しい）またｒ−）Ｌきい値、４圧の制？ｌｌＫ
吋随するもののあたりで弓っている（ＬＳＩのＶＬＳ　
Ｉ回路へのよい歩いてに−Ｍ１８ＦＥＴでは２５ｍＶで
ある）ｏ　Ｄ−ＭＥＳＦＥＴ技術は更に大きな論理心圧
スイングを用い（代表的にはＤ−ＭＥＳＦＥＴ　！理回
路ではΔＶ、は大体１〜２ゲルト）、それであるから要
求される均一性は、１つのチツ！の上でのＶは大体５０
〜１００　ｍＶで等しく、その値は現行のＧａＡｓ　Ｉ
Ｃ製造技術で製造中に全く容易に実現されている。

既成の製作能力やＤ−避５ＦＥＴ　ＧａＡｓ　ＩＣのよ
シ高速性はそれらを非常に魅力的なものにしたが、発表
済みのＤ−ＭＥ８ＦＥＴ回路のアプローチの多くの場合
での電圧シック機能の実現は、性能や・譬ワー効率の中
で重要な妥協点を導いた。最初のＨ＠ｗｌ＠ｔｔ−Ｐａ
ｅｋａｒｄ（ＨＰ）バッファーＦＦ、Ｔ＠理アゾローチ
（ＢＦＬ、　Ｒ，Ｌ、ＶａｎＴｕｙｌ、　Ｃ，Ａ、Ｌｉ
ｅａｈｔｉ、　Ｒ，Ｅ。

Ｌｅｓ、ａｎｄ　Ｅ、Ｇｏｗｓｎ、ＩＥＩＪ　ＪＳＳＣ
，５Ｃ−１２，ｐｐ。

４８５．１９７７　参照）では、シフテングが分離ソー
スーホロア出カスを一ノＤ中で処唯されているが、それ
は４兵＝ａ　＋！　＋Ｉｉの１勺６０悌だけの】＆大ノ
ンキングトａ　、ｉａ−ｗに一ヒら亡ることをｉ）る一
方、出力ステーゾ・１５瓜のため若干のスピードロスを
がまんする拮゛１となった。その凌のＨＰの仕゛トでは
、少１七−負荀のｒ−）では、１１′夏情的な３−ダイ
オードチェーンをゾルダウンすることを評価して、ソー
スホロアを削ｔ、＝ｈしている（デルアソｆｔ１ｅ・助
４′ｉ荷の約半分の【扁）。この［−！崎なしＪ　ＰＥ
Ｔ’ｉｑ（ＢＬＦＬ、Ａ。

Ｂａｒｎａ　ａｎｄ　Ｃ，人、ら１ｅｅｈｔｉ、　［ナ
ノ秒以下の伝播１櫃を有するＧ＆λｓ　Ｍｇ５ＦＥＴ倫
理ｆ−）の最適化］”Ｏｐｔｉｍｌｚａｔｉｏｎ　ｏｆ
　ＧａＡｓ　ＭＥＳＦＥＴ　Ｌｏｇｉｃ　Ｇａｔｅｓ＋
ｖｉｔｈ　５ｕｂｎａｎｏｓｅｅｏｎｄ　Ｐｒｏｐａｇ
ａｔｉｏｎ　Ｄｅｌａｙｓ、”ＩＥＥＥ　Ｊｏｕｒｎａ
ｌ　ｏｆ　５ｏｌｉｄ−８ｔａｔｅ　Ｃ１ｒｃａｉｔｓ
。

５Ｃ−１４，入ｕ＋ｒｕｓｔ　１９７９　、　滲ｍ　）
　ｆｉ、低いファンアウトで改、１された昂延を辱えた
が、しかしＩＪｌｉか大体５０俤の４　＋＜効“私を与
え（出力は供給電流の約５０優のノース圭たＪ、ｉ　／
：ｙりを行なうことが出来た）、更にＢＦＬのよ５Ｉに
の大きな電流はＶ（ＢＦＬの接池）でなく−ｖｏへ行く
ので、より低い・譬ワー効率を取得した。またこの「緩
衝なし」ＦＥＴ論理は、カレントデフアレンジフグ（ｃ
ｕｒｒｅｎｔｄｉｆｆｅｒ＠ｎｃｌｎｇ）のような別の
間１も起こした。

利用し得る負荷１ｔｆｉは、大きなグルアラｆ鑞流と大
きなゾルダウン電流の間の差額でちり、それであるから
、もしこれら「イ流間の変化の比が小になれば（例えば
、統計的なノラメタの変動またはパックｒ−テング（ｂ
ａｃｋｇａｔｌｎｇ）により）、利用し得る負荷電流は
よくない条件に耐えねばならない。

この問題は７ヨツトキダイオードＦＥＴ論理においてよ
り深刻で（５ＤＦＬ、参照、Ｕ、Ｓ、Ｐａｔｅｎｔ　Ｎ
ｏ。

４．３００，０６４　ａｎｄ　Ｒｅｆ＠ｒｅｎｃｅ　３
．　ＦＬ、Ｃ，ｇｄ＊ｎ、Ｂ。

Ｍ、Ｗａｌｅｈ、　Ｒ，Ｚｕｅｅａ　ａｎｄ　Ｓ、１．
Ｌｏｎｇ、　ＩＥＥＥＴｒａｎｓ、　Ｅｌｅｅｔｒｏｎ
　Ｄｅｖｉｃｅｓ、εＤ−２６，Ｎｏ、４゜ｐｐ、２９
９−３１７（１９７９）ｏｒ　５Ｃ−１４，Ｎｏ、２．
　ｐｐ。

２２１−２３９（１９７９））、ここでは、ダイオード
論Ｆ′ｇを用いるためにゾルダウン負荷が■く、ま九事
実ファンアウトや負荷ダート上の他のｒ−）の論理状Ａ
などに依存して変化し易い。電流効率の立場からは、キ
ヤ・やシターカグルドＦＩＴ論理（ＣＣＦＬ。

参照人、Ｗ、Ｌｌｖｉｎｇｓｔｏｎｅ　ａｎｄ　Ｐ、Ｊ
、Ｔ、ｖｉｅｌｌｏｒ。

［ＱａＡｓ空乏形ＦＥＴのキャノぐシタカップリング」
″Ｃａｐａａ口ｏｒ　　Ｃｏｕｐｌｉｎｇ　　ｏｆ　　
ＧａＡｓ　　ＤｅｐｌｅｔｉｏｎＭｏｄｅ　ＦＥＴ’ｓ
”１９８０　ＧｍＡｓ　ＩＣ８ｙｍｐｏｍｉｕｒｎ　Ａ
ｂｓ−ｔｒａｃｔｓ、　Ｐａｐｅｒ　Ｎｏ、１０）は優
れてお夛（ＤＣＦＬと同程度に）、単１−供給の動作を
許容するが、しかしＣＣＦＬ７”　−ト１ｉｄｅｌｃ対
して・噴す作せず、それは、′、拘埋回路の中で；ま通
常受入れられない。更に既発表のＣＣＦＬ回路は、倍合
キャノ＃７タのためにＦｇＴチャネルｎ−１（ｉ上に組
立てた逆バイアス・ショットキダイオードを用いている
。これらダイオードコンデ／すの１１！！常の逆バイア
ス動作では、このｎ−１得はピンチオフされ、それゆえ
キャパシタ（河・１は非常に痕雑でありまた「ｒｉ　（
ｎ　、ｈ非動−１１であろう　ｄｃまで伸ばし九幾分同
様な、ｌＩｈ作が、フィードフォーワードコンデンサを
ＢＦＬ’ｒ”−）構造に加えることにより得られたが（
ＦＦ−ＢＦ’Ｌ、　＊照Ｍ、Ｒ，Ｎａｍｏｒｄｌ　ａｎ
ｄＷ、Ａ、Ｗｈｉｔｅ、　ＩＥＩＪ　ｇｌ＠ｃｔｒｏｎ
　Ｄｅｖｉｃｅ　Ｌ＊ｔｔｓｒｓ。

Ｖ、ＥＤＬ−３，Ｎｏ、９．　Ｓ＠ｐｔ、１９８２．　
ｐｐ、２６４−２６７）、ソースホロア出力ステージの
ために″１ｔｆｉ効率や複雑さという実質的な不利なも
のである。

本発明の要約本発明はＧａＡｓ　Ｄ−ＭＥ８ＦＥＴ　＠理回路にコン
デンサダイオード結合の＃ｌ理ｒ−）手法を用いること
に係り、これにより代表的には９０チから９７チの′べ
ｉ効率と共Ｉ／ｃ（ＣＤＦＩ、ダートは供給電流の大体
９０チ〜９７チでソースをこれの故倍で７ンクを行なう
ことが出来る）、ｄａで非常に高速な動作を得ようとす
るものである。匣に本手法は、各々のＰ−）の上にノー
スーホロア出力ステージの複雑化を持込まぬものである
。ＣＤＦＬの設計アグローチは、ＦＥＴ　、！　＋’ｌ
　’ｔ”はＮｉＦ２を流は本６的に容・（性であるとい
う・３識に〜づいて′＾る。このことはＩ＆もよい、工
圧ノフタ甥−琵ｌ・１％　Ｆｇｒｙ、脚１ノードとｒ−
）出力において、ｔツノとのＤ−ＭＥＳＦＥＴドレン間
で集積さＦＬ＆−＃ツテリでちることを意味する。純粋
の容吸性の負荷の場合には、そのようなバッテリから要
求される実質のｄｃ−ぞシーはなく、また事実上、出力
圧接碗されているＭｇ５ＦＥＴの？−）がたまたま順屯
導になると、そのに’Ａバッテリは放、にせず充電され
る。集積回路には現在そのようなパラブリ装置庁は用い
ることが出来ないので、９小の／ＩＰワーまたは最小の
ｆｆ７ｆｆｌさを要求しながら適当な代替品が望まれて
いる。従って本発明の目的は、ＧａＡ＠集積回路のため
一定１に圧シフテング回路を提供することであシ、該回
路は目立った信号遅延を起こすことなく負荷ｉ！流駆惰
効率を増加せしめ、かつ許容Ｆｆｒ徒なサイズ（例えば
、集積回路のデート密度を過度には減らすことはない）
を有するものである。更に本発明の目的は、シー３ツト
キノイオード「高」　ドレンクランピングおよび飽和ダ
イオード「低」　ドレンクランピング等を倉むＤ−ＭＥ
ＳＦＥＴ論理ｆ−）のための多数の荷殊な回路技術を通
供することであり、該手段はなお論理４Ｉ瓜時間または
遷移速度を１足遵することが可能である。更に本発明の
目的！ａ、　　ＣＤＦＬシフテングと゛冶金させた、１
和しノスタ（ＳＡＴＲ）−ショットキダイオードクラン
を技術を用いる入力回路を提供することにあり、該回路
は全体的表１６４理入力信号の過大駆動や入力しきいち
１圧（Ｍｇ８ＦＥＴの一ンチオフ電圧は製造過糧の変化
によ）ｇ４なるが）の厳格な制御などに伴なうパーンア
クト（ｂｕｒｎｏａｔ）から保１するもので、従って通
常のシリコン／Ｊイポーラ・エミッタ請合論理（ＥＣＬ
）との信号両立性が達成可能である。またもう一つの本
発明の目的は、ソースホロア出力装置つｆ−）人力にお
いてショットキダイオード「高」り２ンピングと飽和ダ
イオード「低」クランピングの＃徴を引出した出力回路
技術を示すもので、該技術は、負荷砥抗と終端適圧の粗
合わせの広い範囲において、有１−ＯＲ能力の保持なら
びに制御されたＥＣＬ出力信号の両立性の保持を可能て
するものである。

本発明の目的と珊旨は、以下の記述ならびに添付図面に
従ってより十分に理解されよう。

第１図Ｔ／ｃおいては、コンデンサダイオードＦＥＴ論
理（ＣＤＦＬ）が、本発明の要約に述べられた理想的な
バッテリの合理的で周到な代替物として開−のシフタ構
造（５ｈｌｆｔｅｒ　５ｔｒｕｃｔｕｒｅ）を用いてい
る。

この回路は、三つの小さいショットキダイオード１２．
１４および１６の並びを・川って流れる非常に小さい電
流により実質的に一定なＩＴＬ圧、ｖｆｉｌｌｌＦ？に
荷１にされ保持されたコンデンサ（ＤＣＡＰ）　１０か
ら成ることを示す。小さいバイアス１■流が、負の供給
ｖ０に連結した非、竹に小さいグルグラ／屯流シンクＰ
Ｄ１８によって供給される（ｖＩｆｆｉは約１？ルトま
たは大抵の負の出力論理スイング（ｗｉｎｇ　）よプも
もつと負で大きい値が必要でちり、ピンチオフ１電圧カ
Ｖｐ＝＋　１．Ｏｖであれば、Ｄ−ＭＥＳＦＥＴがＰ０
１８に用いられる。）。’！　タＩｐｄはＦＬｔ”！　
■ｂＩｍｓに等しい。

第１図のシック回路の適正な動作は、シックコンデンサ
ＤＣＡＰ　１０の静電容量が負荷静電容量２０よシもず
っと大きい場合（代表的にはＣ，、。ＡＤの３倍から１
０倍）の場合に得られる。この条件の下では、入力交流
電流の実質上の咽てが負荷に入シ、そしてシックの高周
波交流電圧ｒイン、ΔｖＬ／Δｖ４＝ＣｔｌｃＡＰ／（
ＣＬＯＡＤ　”　Ｃ０ＣｋＰ　）は１（０，７５以上０
．９より大）に近づく。しかるに他のコンデンサ構造体
（例えば高−ｇＭＩＭＥ金属・絶縁体・金鴫）コンデン
サ〕がＤＣＡＰを満たすべく用いられる場合は、当該回
路では、特別な高Ｃ／Ａ（静電容量／［ｆｆ積）逆”（
７ス・ショットキダイオード構造体を使用する。この装
装置は相当濃厚にドーｆ　（＞２ｘｌＯ１７／ｆｆｌ）
されたイングランデーンヨン材で、そのＬ１７さが通常
の動作逆バイアス（３個のダイ第−Ｐシツク付きでｖ３
□□２−が約２．３テルト）ではピンチオフしないこと
を保証する十分なイン！ラント材上に組立てられる。Ｄ
ＣＡＰ靜這容埼は、またチップ面積に快いて付加的な費
用をかけることなく増加させることが出来るが、それは
ダイオードのカソードに連結される付加的な１２レベル
金ｍ１１Ｆ＠を有するＭＩＭＩ’に８辰を介したダイオ
ード静電容置の並列化により達唆され、またＭＩＭ＃覗
容貴は薄い誘電体層で分離されているが７ヨツトキダイ
オード・アノードメタルの上に配置されている。

が可能で、入力／出力（１１０）回路、ｒ−）入口、Ｐ
−）出口その他がある。ＣＤＦＬ出力レベルシックを用
いる簡拳な３−人力ＣＤＦ’Ｌ　Ｎ０ＲＰ−）構１青を
第２１・４に示す、１ＣＤＦＬンフタをライン・インタ
コネク７ヨン静覗容１翫がＤＣＡＰ　２９を通して駆動
される必要がないよう各々のＰ−）出力に等価に配置さ
せることも可能で、そうするとＤＣＡＰ　２９０面積が
よシ小さくなり得るが、しかし代表的にはダート入力や
？−）出力の蚊の通常数倍もあるのでシック構造をもつ
と作らねばならない必要が生ずる。

第２図のＮＯＲ機能を達成するのに用いられた、３つの
ドレーン列（並列の）　Ｄ−ＭＥ８ＦＥＴ　２４　、２
６　。

２８は、１つのＣＤＦＬ　ｒ　−）配置を示している。

一般的にＤ−ＭＥＳ１’ＥＴの種々の直列−並列組合わ
せが、Ｆ’ＥＴ論理の他の形式と同様Ｋ　ｃｒｊｖＬに
おける異なった論理機能の実現く用いることが出来る。

ＦＥＴ論理Ｐ−）における異なった論理機能を達成すべ
く二重−？−）Ｆ’ＥＴまたはＦＥＴの直列や並列の組
合わせを用いることは、当業者においては周知であり、
飽和レゾスタ、Ｐ−トレスＦＩＴ、レノスタまたはこれ
らとＦＥＴをグルアラｆ３３及び／ｌたはゾルダウン３
５負荷（ｉたは第１図の１８または！３図の５６．５８
または６０）で拮合するようなものがこれに相応する。

この回路は、ＥＣＬ−両立可能な動作（Ｖ□＝−３，３
♂ルト供給を更に付加する標準的ＥＣＬ供袷系としてｖ
ＤＤＬ　＝接地、ｖｇｇ＝−５，２ボルト）のための通
、ＶのＡｔワー倶給（圧を加えて示される。もつと鐙通
のＧａＡｓ　ＩＣ動作では、この東件はＶ。＝接地、■
□＝−１，９♂ルト（を念はよシマイナス）警よびＶｆ
ｌ、Ｌ＝　＋　３．３ゲルト（またはよりグラス）でち
る。この回路は特定したＦＥＴディメンクヨンで示すと
、最大洪袷ル流は（”ｏｓｓ／Ｗ　）　Ｘ　１６．５マ
イクロメータ（Ｗ＝ｌ”−ト福）で、一方それは（Ｉｏ
ｌｌ、／ｗ　）　ｘ　（１６，５−１，５マイクロメー
タ）＝１５マイクロメータまでソースアップ（ｓｏｕｒ
ｃｅ　ｕｐ）が出来るので、従って電流効率（ソーンン
グ）　ｒｒｉ１５／１ａ５＝９１　％でちる。

シンキング（ｓｉｎｋｉｎｇ）のｊ７．　＝ｌ、；　％
　＊は、単ｌの入力からでも数百・ｅ−セントが町、甫
（を逢大入カル圧だよっては）である。

＃Ｅ２図＋Ｆ）　ＣＤＦＬ　ＮＯＲｒ　−）構造は、必
要あれば、供給電圧の広い範Ｉ用（ｖＤＤＬ−ｖ□＝３
．３〜７ビルト）にわたＤｆｆｉ良の高速能力を維持す
るためにＧａＡｓ回路で開発された、別の技術をも提示
する。

通常のＦＥＴ論理での方法において、論理の高いスイン
グは、ドレーン飽和の外に出るデルアラ！・アクティブ
ロードＰＵの［ソフト・リミティング」アクションを介
しての正の供給成田（ｖＤＤＬ　−ｖｆｉｌｌ）Ｋよっ
て制限される。ｖＤＤＬ　−ｖｌ　ＩＩが増加するに従
がい、正の＃Ｉ理スイングは上昇し、負荷のかかつてい
るＭＩＳＦＥＴの７ヨツトキ？−）が電導のむづかしく
なる点に達する。この段音の状態はＭＥＳＦＥＴを脱作
の極端な低ｆ７領域（非常に高いｆ−）静電容ｉｃ、、
、また小さい相互コンダクタンスｇｍ）Ｋ移行させ、過
剰な連理′ル圧スイング自体により起されるものより以
上に能力を低下させる（８隈負荷Ｃ２のスイッチング遷
移時間が、一定の負荷電流Ｉ　Ｌ　、　ｊ！ｊｌスイン
グ４圧ΔｖＬのスイッチングでΔｔ＝ＣＬΔｖＬ／ＩＬ
、である）。選択された論理フラング高ノヨットキ・ス
イッチングダイオード３０ＤＬＣＨをフランジ硫位ｖＬ
ｏに採用すると、ｖＤＤＬ、　−ｖｓｇの値にかかわら
ず正の論理スイングの限度を生じ４くし、供給４圧の変
化にともなう能力の低減な避けるようにする（例えばＶ
。ＯＬの増加てともなうΔｖＬの増加）。ｖＬｃ３＆位
は、それが４［をｖａＩｌに低下させるのみなので一臂
ツシゾな供給（例えばツェナダイオードだけ）から取得
され得る。

４圧＠冶レギュレータ出力なシンクさせるオン・チツｆ
４＊が、定格のｖＬＣＨり２ンノ′は位を供給するため
チップの上に送られる。

重量比ｒよ幾分少ｆｋ匹が、性能推進の可能性を含んで
いるものは、ａｉ埋スイングをＺＶＣ制御するためにｄ
択的なりＬＣＬ入力３２を用いることで、選択的なダイ
オード３４を介して論理？低し・々ルにクランピングす
る方法である。これはΔｖＬを減少させて遅延を減らす
効果の池、ｆＴが小さくかつ非常に低イｖＤ８Ｙａ域（
高イｖＩｒ、）の外部にＭＢＳ　Ｆ’ＥＴを保持する効
果を持つ。このクランプは能動の（パワー・ソーシンク
）供給を要求するが、そのためデート・ディスペーショ
ン（ｇａｔｖ　ａｓｓｓｉｐａｔｚｏｎ）を増加する。

この事はもしそれを極めて単純に応用しようとすると、
ｖＬｃＬの使用を非実用的なものにする。その理由は第
２図のｒ−ト中のイングツ）　ＭＩＳＦＥＴ　２４　、
２６及び２８の３つのすべてがＶ、、　＝＋Ｏ，ａボル
トへ印加されると、その結果の全ドレイン電流はハード
・クランピングになると共に能動負荷プルアップ（ＰＵ
）電流ＸＤＤの１０倍に達する。この条件はＤＬＣＬに
おいては特殊な速度−飽和ショットキダイオード３４の
使用で回避され、該ＤＬＣＬは順−流がある袢定ノベル
を・越えた時に制御された電流制限の状態に入る。この
ことは、多くの並列の論理ＦＩＴが同時に「オン」であ
る場合に過剰のｖＬｃＬ踵流を妨害するが（例えば第２
図におけるＦＥＴ　２４　、２６　、および２８）、し
かしダート入力の幾つかが切られている時は、論理の低
レベルを適当なレベルに非常に早く戻して、なお最適の
論理動作を提供する。ＤＬＣＬ　３４　（第３図のＤＤ
ＣＬ　６１の場合でもまた）に用いられる速度−飽和ダ
イオードは、！レナショットキダイオード構造であり、
ショットキ・スイッチング・クランプダイオード（例え
ば第２図の３０．第３図の４０．４２、または６２）の
ため用いられるものと同じｎ＋イングランド（参考３の
中と同じ技術を用いる）を使用している。しかしこれら
飽和ダイた周辺を持って設計されておシ、また同様にこ
の飽和ダイオードは、この飽和順を流での金属接点の電
流が使用されている相互接続金属の金属移動限界を越え
ない（金においては５つ。はほぼ１×１０６λ／メに等
しい）よう設計されている。速度−飽和ダイオード３４
または６１の飽和順這流は、ダイオード（ｎ＋イングラ
ンドに効果的に接離しているショットキ接点の周辺）の
アノード周辺に実質的に比例するものであシ、その比例
常数は、ＧａＡｓ　ＩＣショットキ・スイッチングダイ
オードに用いられる代表的な約４５０　ｏｈｍ／Ｄｎ＋
イ／グランドのアノード周辺の１マイクロメータ当シ飽
和順１流の約１鉱である。幾つかの応用においては、’
Ｌ、ＣＬ使用によって生ずる速度の適度の改善は、ＤＬ
ＣＬ　３４を除去しようとか、たとえ含んでいてもｖＬ
ｃＬのｖ８．への連給を断つ目的の他のノ譬ワー・ソー
シングミ位入力や他の（それはかなり小さくとも）チッ
プ・デイスペーションの導入については、そのことから
生ずる付加的な複雑性を正当化してはおらない。

第２図で示されるＣＤＦＬ　Ｎ０Ｒｒ　−）のような基
本的なデート構造は、回路の中で十分に溝足できる論理
に用い得るが、それを一般的にチップ入力および出力イ
ンター７エースに用いることは出来ない。Ｇａ人−ディ
フタルＩＣ出力は、標４１ＣＬ信号レベルにおいて伝送
線インピーダンスな駆動すべくしばしば用いられるが、
一方入力はＥＣＬ信号と両立し得るものであシ、同様に
全体的な信号過剰ドライｆＫよる障碍や静電放電などて
対しても耐性がある。第３図はＣＤＦＬの入力および出
力配置の両方を実施するインバータ構造を示している。

図示されたインバータ回路３６は、テッグ入力回路とチ
ップ出力回路の両方が同じステージ上にある場合におい
て通常のものと異なる（大抵のチップは多数の倫理ステ
ージによシ分離されて匹る）が、そのＩ１０回路理論は
同じものである。

信号入力は双方向電流制限器により保護され、５ＡＴＲ
（砲和抵抗本またはグートレスロー匹５ＦＩＴ　）３８
、クランプダイオードＤＩＣＨ（イン！ソトクラング・
ハイダイオード）４０、およびＤＩＣＬ（イン！ットク
ラング・ロクダイオード）４２０組が、適正な回路動作
で損傷や干渉なしに、およそ４０ゲルトｐ−ｐ　（＋４
０　ｄＢｍ）定常交流信号しくルな適用するように作動
する。５ＡＴＲ装置３８は（通常の）低い印加電圧では
３０から４０　ｏｈｍｓの低抵抗を示すが、大体±１ゲ
ルトの上廻った印加電圧においては、該装置は！ｓａｔ
で約±１０ｍＡの′ｔＩ５！制御の状態になる。前記５
ＡＴＲ装置はＤ−ＭＥＳＦＥＴの場合と同じ方法で大抵
のＤ−ＭＫＳＦＥＴ　ＧａＡｍ　ＩＣＣコロスにおいて
組立てられるが、しかしｎ＋イングランドソースとドレ
イン領域の間のｎ″″″チヤネルに通常位置するショッ
トキダート電極を欠除している。

この［ダートレスＦＥＴＪ双方向電流制限器は、ＧａＡ
ｍ　ＩＣの文献中で論議されている。簡単な入力の保護
によれば、省略時のクランｆ電圧ｖｔｃａ　＝ｖＤＤＬ
＝ｏ、ｏｖ　（接地）およびｖＸｃＬ＝ｖ１．＝−３，
３ゴルトが使用可能で、それは内部信号鑞圧を安全な（
しかし過剰、・Ｉｊｌ動）＋１から−４，５♂ルトの範
囲に制限する。このインプット構造は、調整されていな
い正弦波形の信号ソースから、調整された内部「正方形
波形」の信号ｔ１圧をｔ生ずるのに都合よく用いること
が出来る。この「正方形化」は、通常ｖＩ（りＩＩ　＝
ｖｆｃＬ　＝−”　３ポルト（ＢＣＬ信号のいき値）の
結合によってなされ、何らかの直流要素を除くために代
表的には入力信号ライン中にブロッキングコンデンサを
用いてなされ、それから３ｖ　　から２０Ｖ　　　（＋
１３ｄＢｍから３０ｄＢｍ）ｐ−ｐ　　　　　　　　　
　ｐ−ｐの正弦波入力を・１ｌｒｆ！Ｌ、て、およそ２Ｖ（−０
，３０′″ｐから−２，３？ルト）の内部「正方形波形」信号を与え
るようになされるう通常の−０，８から−１，８ぜルト
の入力信号レベルＫＴｈいては、前記８ＡＴＲ３８はそ
の低抵抗（代表的に：嘘【１・了５ｐｓ蔓蝙）のために
実べ的にその１卵の上に影プすること岐ない。

入力の立、鳴力為ら・艮妥な点は、ｇｃｌ、信号両立可
能の動作のために入力しきい値１１圧ｖｔ１１を−１゜
３デルトの適正値に保持することで、この場合ＧａＡｓ
ＩＣ工程で通常出会うＤ４化５ＦＥＴぎンチオフ電圧の
範囲で行なわれるＣＶ＝−ｔｏ±０．２＆ルトの過剰に
おいて）。しきい＠電圧を間両する要点は、ｖｐの中の
短距離変化（ｖｐの変化において約１ｎ以内の距離のも
の）が、向い合ったクエハ同士の変化で最大である（隣
接クエへ間で見られる緩徐な変化）ものと同程度に小さ
いものである。プルアップ（ＰＵ）　６０およびスイッ
チングＦＩＴ４４が等しくないので、しきい値でのｒ−
）／を圧、ｖ、ｖｓ。

２はゼロで雌な（（ｖ−ｖ、ＩＩはおよそｖｐ（１−（
Ｗｐ、／Ｗ□、）碌に等しい〕、ここでＦＩＴピンチオ
フＶ、ｉ）Ｅはｔｚ−１＋ｔＰルトは、ＦＥＴ４４、Ｐ
Ｈ１０およびＰＤ５８でも等しいと推定される。幸わい
ても、しきい宜においてＶ、か、ｖＰがより負に増して
いく（つれより負になるという傾向は、デルダウンバイ
アスＦＩＴ　ＰＤ　５８のＩｄｌｌｓの増加の丸めに■
Ｐｏ中での相応する増加と関連している。７７トダイオ
ードの連なり４６．４８および５０のある有限の順低抗
を考察すると、バイアス電流（でおけるこの↓り加はシ
フト・”　”　ｖａｈｉｆ　ｔ　”　”加させ乙だろう
。入力しきい値、ＪＦＥｒより２（シきい値で）とｖｓ
ｈｉｆｔの和として与えられるので、この店果はこれら
２つのターム間のある程度のキャノセレーンヨンでちる
ウ　ＣＤＦＬ珊路に訃いて、ＰＤ（プルダウン）５８の
サイズで央まろ／７トダイオー）”４６．４８および５
０の直列抵抗とバイアスレベルは、これらのタームの娼
１オーダの完全なキャンセレーションを与えるようＩｃ
注な（突く設計されろことが出来、従って１１欠針−ダ
でｌ徨ｙｆ−化するＶに対して入力しきい値、１王岐・
−ｎ変化となる（　ＦＥＴ４４　。

ＰＨ１０およびＰＤ　５　Ｂのためにｖｉｌが等しくな
るように短距’３　ＦＢ’ｉ’リ−ｊｔを再び仮定して
）。この瀉ｌオーダのキャンセレーションは次のような
仮定す１わち２曹ソリ（ｔｄ、＝に’ＳＶ（Ｖｇｌ−ｖ
、　）り暉Ｔ１ぜＩＥ（ここでＷはＡＥ８ＦＥＴ”５で
、Ｋ′はＭＥＳＦＥＴＩ（訃けちプロセス案′２）とダ
イオードにおける直列抵抗とｒ１４η対攻ダイ十−ドモ
デルの和（ｖ２＝ｉ、Ｉ、＋（ｎｓｃｒ／ｑ）ムｇｅ　
（ｂ／Ｉｓ　）から暇得可能であり、更にここでは！、
は唄バイアス鑞流で、しきい値で（例えばＦＥ！Ｔ４４
とＰＨ１０の電流を同じくするために必！なＶ、−Ｖ、
、値上式な壜照）Ｖ、−Ｖ、、における変化とＶ、で等
式化するもので、ここのｖ　Ｆｉｖ　　とシフタ（圧で
変化するものとはｐ等しい（しかし反対に）ものである。全体のダイナンツ
ク抵！！１ｃＲＢは、Ｎ−ダイオードフッタ（好ましい
実施例ではＮ；３）ではＲ，＝Ｎ　（Ｒ，＋　（ｎｋＴ
／ｑ）／Ｘ、）で、ここでｎはダイオードの理想因子、
また？−３００にでｋＴ／ｑ＝０．０２５８５＆ルトで
ある。１１オーダのキャンセレーションは、！ＰＤＲＤ
”−機（ｖ、−ｖ、、）で弓こるもので、ここで！ＦＤ
＝”Ｆは定格シフトダイオ−トノ譬イアス１流であり、
ま憾たＶｌ−Ｖ、、　４Ｖｐ（１−（Ｗｐａ／％ｔｔ　）　
　）はしきい値に訃けるＦｇＴＰ−ト’ＫＥ−ｔ’６る
ａ平衡はＦＥＴ　Ｋ対するＰＨの寸法比を４択するとか
、シック（ｐ。

５８の”ＤＩ□）を通るバイアス重４（Ｉｐｏ）を変更
するか、ま九はシフトダイオード４６．４８および５０
の直列抵抗をそれらダイオ−Ｐのジェオメト’＋（また
はそれらの列中への抵抗体の形成）の変化によって変更
すること等により実行される。ＰＤ５８のノースとｖｏ
の間に抵抗体を配置侵すれば、Ｖ、にともなうＩｐｏの
変化が変ってくる点は注意すべきである。この変更され
た回路〈おいて、ｖ？、ＩがＶ、に依存しない設計を生
み出そうとする同様な関係は、当業者なら導き出すこと
が出来る。

論理ｆ−）への入力α流は、もし入力グルアッグ：Ｖ流
源５６が用パされない場合は、シフトダイオード・バイ
アスレベル（代表的には約０．２ｍＡ）に等しくなるだ
ろう。このレベルはそう大き過ぎるものではないが、多
くの応用ではより小さい入力バイアス′、ｔｔ　ｉがｌ
？！まれているために１．倫理回路において１００マイ
クロアン（ア以下の実効入口バイアス・’Ｃ流を与える
べく、入力デルアッグ５６がシフトダイオード・バイア
ス、Ｔ１流をゼロまたはキャンセルするために用いられ
得る。

Ｄ−ＭＥ８ＦＥＴピンチオツ電圧変化に１男連するｒ−
ト入力しきい値電圧の第１オーダの独立性のための設計
は、ＥＣＬ信号レベルと両立し得る回路の製作を可能く
する一方、少くともある種の応用では、そのしきい値電
圧を温度忙依存しないようにしたいとの期待がある。ダ
イオード化おいて一定電流に対する順電圧降下が、実質
的忙温度（直線的に減少する事実は（負の温度係数）、
−見するとＣＤＥＬを温度忙ついての限界の選択と思わ
せる。

しかしＧａＡ−中の電子１ＩＪＦ＃Ｊ度は、絶対温度に
対し逆に変化（μｎｏｃＴ）するので、インｆラントさ
れ九〇ａＡｓ抵抗体のオーミック抵抗は温度に比例する
（正の温度係ａ）。そこで再び、注意深い装置と動作点
の設計によれは、Ｖ工ｉｆｔの温度係数を最小にするた
め、・シャンク７目ン（−ＴＯ）と抵抗（＋ＴＣ）の要
素間でキャンセレーションの実質的効果を得ること唸可
能である。勿揄、ＧａＡｓ部品を適合さすべく考慮され
たＥＣＬ技術の幾つかは、それ自体突貫的な温度係数を
有している。信号レベルの広いレンジの総てが、これら
様々の処理グループの温度係数を一様だすることは明ら
かに不可能であろう。ある限られた応用においてこの問
題を処理する方法１−ｊ、第３図の回路へのｖ？ｌｆｌ
、入力５２によシ準備されている。この電圧、通常ｖ０
に対して欠除されている電圧は、Ｉ、、（７フタバイア
ス電流）を変化し、それゆえにｖａｈｔｆｔを正確にＶ
ｔｈＫ合わせるようにする。ＩＣＬ　Ｌきい値電圧（Ｖ
□）が与えられると、ＧａＡｓ　ｌ”　−ト１．きい値
がＩＣＬ　Ｌきい値（ｖｌ、ｌ）の温度変化を追：博す
るべく必要＆　ＶＴ、□電位を起こすために、１つの単
純なｏｐ−ａｍｐ回路を使用することが出来る。外部の
７１ｍ入力からこのＴ１□Ｍｌｔ位を発生する九めのフ
ィードＩ４ツク回路が、このしき偽値追跡を達成する目
的でチップの上に用意することが可能である。この追跡
の原理はＩＣＬＬきい値電圧に等しい電位ｖｌｌを、同
じ人カク７り！ｆｆｉ　侍と同じＷＰｔ＋対Ｗ２゜７比
を持つ等価のＣＤＥＬケ９−トの中へ入力することでち
り、そのためにその入力１！ＥＬＥは能Ｍ　ＣＤＦＬケ
°−ト入力と同一である。裏切、ちる増Ｉ！シ器が、信
号をその出力しきい値でとのケ′−トの出力を安定する
ようなやり方でＶＴＲＩＭにフィードバックされる（こ
の負のフィー　ｐ　ｚ＃ラック置は当、亥分野の人には
明らかであろう）。抵抗体をＰＤ５８のソースとＶ□の
間で用いるという上述の形式の用法は、ｏｎ−ｃｈｉｐ
フィートノ々ツクにとってより：；１ｓ合がよいもので
、そこではｖｔ＊ｔｍ　ｊまその啜ｖ０よシももつと負
にされる必梗はなく、Ｖ、ｚ　Ｊ−ｔ１ｉ常チップ上で
制用される最も負のｉ［立でちる。

ＣＤＦＬ出力回路における９計の：１９−ルヘ（は、電
圧（ＶＴＴ）配列をｚｃＬ−＋０ｍ立ｏｒ　＋ｊｌ　／
グナルＬ／ペルでイ冬らせている出力インピーダンス（
ＲＬ）の広い範囲を駆動させる０ｒ鷹注を待つことでち
り、代表的には有ｆａｎ　−ＯＲ（ｓｏｕｒｃｅ−ｄｏ
ｔｔｔｎｇ）　令Ｆ’Ｍ４作を、同じノード（ｎｏｄｅ
）を３動する多重ＧａＡｓｒ−ト間で支持することでち
ろうここでの最大の問題は、ノリコンバイポー２８０５
回路が入力論理ｒｈ＋ｇｈＪで過剰、嘔吻に敏感なこと
であり、それはＶ工〉−０６または−０，５はルトで入
力／譬イポーラトランジスタが１和し、それが「ｈｔｇ
ｈＪが除かれた時にターンオフ時間を著しく劣悪にする
ためである。

一方これと別に、もしＭＥＳＦ　ＥＴ出力回路が、５０
オーム阪送櫟（両方の端で終点となシ、従って実効的に
はＲＬ＝２５４−−ム）の中央点をＩｌ！ｌＫ動できる
ように十分に徂状態であれば、必要な出力高（約−０，
８デルト）男ｌ’ｌＪＪα流は５０ｍＡを１えるであろ
うが、しかるに高インピーダンス凛（例えば−２Ｖア、
に対して１００オーム）であれば、このＴＩ′を流の約
２５％だけが心安（約１２〜１７　ｒａＡ　）となる。

ｙ−トの限定され念イ／ピーダ／ス（約１２．５オーム
）の理由で、低い＝［流負荷の組合わせを用いた場合は
これが高出力レベルを駆動する傾向があり、それはＥＣ
Ｌ回路の実施を認容不能なほど低下させる。

この問題を屏決するために用いられる出力配置を第３図
に示す。基本的な出力装置は１つの大きなソースホロア
（５ｏｕｒｅ＊　ｆｏｌｌｏｖｅｒ　）で（ｙ−ト幅Ｗ
は代表的には約６００マイクロメータまたはそれよシ大
）あり、そのドレンは０．０キルト（または正）ｖＤＤ
供給供給液続されておυ、ｖｔｌＤはクロストーク障碍
を峨けるためｖＤＯＬから分離されている。ソースホロ
ア５４へのＰ−ト駆動は、ｖｏｌ）Ｌ、に近い高い値か
らＶ。より僅か大きい低い値であり得、それは代表的に
は−２−ｐルト出力しペｋ　（Ｖ、、　＝＝　−３，３
ＮｋトとＶ、＝ｌ、□？’ルトＭＥ８ＦＥＴを用いて）
＆ておいて、ソースホロア５４の中の実質的にはすべて
の出力１流をカットオフするのに十分なもので、有線−
ＯＲ出力操作を許容するものである。ノースホロア５４
のサイズは、それをノースとして（ｖｏｕｔ、ｖＤＤｏ
およびＶＤＯＬに依存する７　８０　ｍＡ１−１Ｊ二（
四”°：：”３７０　ｍｈ）ｆ＜、’、γ容するもので
ｔ）す、ＶＤＩＩＯ”　■Ｉ）ＯＬ　””　０ｃ１１　
”　０では高い出力が”ｏｏ□　＝　ＯＮルトＫ　ｒ４
　ｊ、てＩ”７１２．５十−Ａにおいて現われる。これ
は１−れた出力０荷１雨の可能性を許容するが、しかし
高インーーダンス負荷では。

その出力へ・毘圧レベルＶ。、（！’：ｔ、　ＦＣＬの
ための最良より高い（例ｔ　’・ｆ、ＲＬ、＝１０Ｑオ
ーム、ｖ？？＝＝２はルトでは、ｖｏ１１１″ｔｌ・１
１τ−０，２５ヒルトに等しい）だろうという別を、へ
味する。ドライバ・り２ング高１位ｖｏｃｉけ、この間
１を除去するノースホロア５４へ（ショットキダイオー
ドＤＤＣＴ（６２の順電導の開始を通して）正のゲート
ドライブの制限解瞼のために用い得る。この受動の（ｐ
ｏｗｅｒｓｌｎｋｌｎｇ）　ｖ、ｃ、ｌ＋袷は（代表的
にＢＶ。。、＝−１，７５ビルトのオーダで）、使用さ
れる特定の負荷Ｒ，。

とｖＴＴ１７）ために選択される。

ｖ、ｃＨアツｔ４クラングは位の使用がＦＣ！、出力両
立性の保持のために必要であり得るが、それはｖｔｌｃ
ｆ。

低クランプ供給の九めの一般的なケースではなく、その
理由はシリコンバイポーラＥＣＬ回路は負の信号過剰駆
１［ｖｌＬ感ではないからでちる。選択のｖＤｃＬ（ド
ライバクランプ、＠）供給（速度飽和ダイオードＤＤＣ
Ｌ６１の＠１Ｅ導の開始を通して操作される）は、性能
の１ａ化を受容すべく、ＩＩＩ！ｉ！され、前に２ｉ漬
した（嘆２　Ｉ’ｍ　’）　ＶＬｃＩ、ｉ位と回吸なや
り方で、特に大きな亀のｖＴＴ値（例えばＶ、Ｔ＋＝−
３，３ぜルトまたは−５，２キルト）で用意される。ｖ
ＬｃＬと共ＫｖＤｃＬ、ｔ＃給の使用は、チツ！・譬ワ
ーのデシ（−ジョン（ｄｌａ＊１Ｐａｔｉｏｎ）を僅か
増加するが、しかしＤＤＣＬ　６１　（第３図）で竹に
述べた特殊の速度−相和ショットキダイオード構造の使
用は、この効果を最小にする。

コンデノナダイオード−ＦＥＴ１Ｊｔ理回路へのアプロ
ーチは、エンハンスメント形回路の指向によるｆ）−Ｍ
ｇＳＦ’ＥＴ　７”イジタル回路において負ｉｓ流効率
を取得している。該アプローチは哨単で無理がなく、歩
留り中性「七〇′−１！ｎ的な低下を生ずることなく、
優れた装ｊｔ＋ｆ・ぐラメタの融・ｉ比をも町１逮にす
る。

必要とされるシフトコンデンサ（ＤＣＡＰ　）面積は、
ＣＤＦＬダートにλ真分子ＩＳ力口するものであるが、
そのｌｆｆ１ｉ積の不利は小さく１，１占未としての回
路面積は５ＤＦＬよシ大きいが、Ｄ−ＭＩＣ８ＦＥＴ　
（例えばＢＦＬ　）を嘲えた曲のＦＥＴ：會岨回路の１
１ローチと同程度である。該ＣＤＦＬア７’ａ−チはま
た、それ自身しきい１１任−制御ｌ１０ｒ’Ｎ遺の遂行
を逼供するもので、第３図と１シｊ連して１１じたＦ、
ＣＭ、　Ｉ１０回路のようなものである。

ＣＤＦＬ　ｒ　−）で達成された性能は、入力、論理、
出力回路においてｄａから３　ＧＨｌ　Ｑｉの動作であ
る。

第３図のＩ１０回路は、有限の５０オームライ／入力か
ら十分にクランプされた入力を、出力論理遅延に与える
ことが出来るが、入力保護とジット回路を介し、論理ス
テージを介し、また５０オームラインの中への出力ドラ
イバーを介−ノるもので、７５ピコ秒のように小さいも
のである。標準の１マイクロメータの？−）長さを持つ
ＧａＡｓ　ＩＣ法で組立てた通常のＮＯＲ？−）−装備
エツジトリｆＤ−ＦＦは、デバイダ−（ｄｉマ１ｄ＠ｒ
）配置でクロッ午ング周波数が３０Ｈｇまたはトグル周
波数が３０ＨＸであることを示した。変更された供給レ
ベルではあるがＣＤＦＬ回路のアプローチが用いられた
が、この場合は多少特殊なツリッグフロツゾ配置（相補
性＜１）　−ＡＮＤ／ＮＯＲオヨびＯＲ／ＮＡＮＤ　−
ｒ　−）配列を達成させるべく二重ｆ−）および直列−
並列論理１ば組合わせを用いている）を有しており、単
一の（相補性でない）クロック人カデ／４イ〆において
、定格の４　ＧＫ！最大トグル周波数を得ようとする目
的のものである。１ＧＯｒ−）複合Ｍ８Ｉ回路の中で÷
２．÷４１÷８１÷１６．÷３２．÷６４および÷１２
８を有する高速度出力を備えるＧａＡ−デバイダを考え
ると、３　ＧＨＩクロックレートまでの動作は約６００
１１１ＷＬ、か放散せず（ｖＴ？およびＲＬ、に依って
１代表的【は２５かまたは４０　ｍＷのどちらかを用い
る負荷ｖ、、ｔ４ワーを除いて）、これらＣＤＦＬ　Ｇ
ａＡｓ　ｒｃが、最小のノ臂ワー需要と共に特別によい
性能を示すことが明らかである。

これまで本発明の好ましい実施例を説明し、かつ図示し
たが、種々の変更例が当業者にとっては明らかであろう
し、またそのような唸ての変更の類いは提出されたクレ
ームの内容の範囲に含まれるものと考えられる。

【図面の簡単な説明】

第１図はＣＤＦ’Ｌ　ｉ圧シック回路を、第２凶は出力
ＣＤＦＬレベルシックを有する代表的なＣＤＦＬＮＯＩ
Ｉ”−）回路を、また第３図は、禽理インバータのため
のＥＣＬ−両立可能ＣＤＦＬ入力／出力回路を示す。・１０．２０・・・コンデンサ（ＤＣＡＰ　）、１２，１
４゜１６・・・ショットキダイオー−１２０・・・負荷
静電容・１．２２・・・シフタ１倚、２４，２６．２８
・・・Ｄ−ＭＩＳＦ’ＥＴ、　３３・・・グルアッグ負
荷、３４・・・選択されるダイオード１．３５・・・ゾ
ルダウン負荷、３８・５ＡＴＲ（飽和抵抗体またはＤ−
ＭＥＳＦＥＴ　）、４６゜４８．５０・・・シフトダイ
オード、５８・・・ＰＤ１６０・・・ＰＵ。出願人　シ゛カ゛ビット・ロシ゛ブ２イシゴー”６イテ
クト一代−人　１１ＦＦｌ−川　口　義　雄手続補正書昭和６１年１月１３日特許庁長官　宇　賀　道　部　殿１、事件の表示　　　昭和６０１［特許願第２３５０９
０号２　発明の名称　　　コンデンサダイＡ−ドＦＥＴ
論理回路３、補正をする者事件との関係　　特許出願人名　称　　　　ジガビット・ロジック・インコーポレイ
アツド４、代　埋　人　　　東京都新宿区新宿１丁目１番１４
号　山田ビル（郵便？Ｉ号１６０）電話（０３）　　３
５４−８６２３５．７１＋正命令の日付　　　自　発６、補正により増加する発明の教７、補正の対雫　　　図面８、補正の内容　　　正式図面を別紙の通り補充する。

Claims

【特許請求の範囲】

（１）バイアス装置が並列に静電容量装置に接続されて
おり、前記バイアス装置と前記静電容量装置の並列組合
せが半導体集積回路の入力および出力の間において制御
された電圧シフトを与えるべくシンキング装置に直列に
接続されているＡＣ信号電流の通過のための固定電気電
位シフテング装置。
（２）前記半導体集積回路がＧａＡｓ装置である特許請
求の範囲第１項に記載の装置。
（３）前記バイアス装置が少くとも１つのショットキダ
イオードを含み、前記静電容量装置が単位面積当り大き
な静電容量の逆バイアスされたショットキダイオードで
ある特許請求の範囲第１項に記載の装置。
（４）前記静電容量装置が単位面積当り大きな静電容量
の逆バイアスされたショットキダイオードを含み、前記
ダイオードは前記ダイオードへのショットキメタル接点
と前記ダイオードのカソードへ接続する第２レベルメタ
ル電極とから形成されるＭＩＭ静電容量装置と並列であ
り、前記ＭＩＭ静電容量装置が前記ショットキメタル接
点の上であるが該接点からは薄い絶縁層で分離されて設
けられている特許請求の範囲第１項に記載の装置。
（５）前記シンキング装置がＤ−ＭＥＳＦＥＴである特
許請求の範囲第２項に記載の装置。
（６）前記シンキング装置がそのソース導線に接続され
た抵抗体を有するＤ−ＭＥＳＦＥＴである特許請求の範
囲第５項に記載の装置。
（７）静電容量装置に並列に接続されたバイアス装置を
含み、前記バイアス装置と前記静電容量の並列の組合わ
せがシンキング装置に直列に接続されている固定電圧装
置。
（８）前記バイアス装置および前記静電容量装置が高い
入力電圧スイングから論理回路を保護するために飽和抵
抗体装置とクランピング装置とに接続されている特許請
求の範囲第１項に記載の装置。
（９）高い入力電圧スイングから論理回路を保護するた
めに飽和抵抗体装置に接続されたクランピング装置から
なる半導体入力を保護するための保護装置。
（１０）スイッチング装置が電導性の状態にある際に負
の電位流出を減少するために電流ソース装置とスイッチ
ング装置とに接続された飽和ダイオードからなる負電圧
スイング制限装置。
（１１）スイッチング装置が非電導性の状態にある際に
正の電位流出を減少するために電流ソース装置とスイッ
チング装置とに接続されたショットキダイオードからな
る正電圧スイング制限装置。
（１２）正の出力電圧レベルを制限するために、電流ソ
ース装置、スイッチング装置及び出力駆動装置に接続さ
れたショットキダイオードからなるＧａＡｓ出力電圧ス
イング制限装置。
（１３）負の出力電圧レベルを制限するために、電流ソ
ース装置、スイッチング装置ならびに出力駆動装置に接
続された飽和ダイオードからなるＧａＡｓ出力電圧スイ
ング制限装置。