JPS61140152A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61140152A JPS61140152A JP59262095A JP26209584A JPS61140152A JP S61140152 A JPS61140152 A JP S61140152A JP 59262095 A JP59262095 A JP 59262095A JP 26209584 A JP26209584 A JP 26209584A JP S61140152 A JPS61140152 A JP S61140152A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic
- lid plate
- glass
- solder glass
- projections
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Casings For Electric Apparatus (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフリットシール型の半導体装置に係り、特に該
半導体装置の信頼性を高めるパッケージ構造に関する。
半導体装置の信頼性を高めるパッケージ構造に関する。
セラミック・パッケージを用いる半導体集積回路装置所
謂セラミックICにおいて、多く用いられている封止構
造の一つにフリットシール構造がある。これは半導体チ
ップの搭載されたセラミック容器上にセラミ・ツク蓋を
、該セラミック蓋に予め焼付られた低融点ガラス(ソル
ダ・ガラス)によって封着することによって該パッケー
ジ内を気密に保持する構造である。そのためこの構造は
金−錫、金−ゲルマニウム、金−シリコン等のろう材を
用いて金属蓋、セラミック蓋等の封着を行う軟ろう封止
構造に比べて、封止工程が簡略化され、且つ製造原価が
大幅に低減出来るという利点を持っている。
謂セラミックICにおいて、多く用いられている封止構
造の一つにフリットシール構造がある。これは半導体チ
ップの搭載されたセラミック容器上にセラミ・ツク蓋を
、該セラミック蓋に予め焼付られた低融点ガラス(ソル
ダ・ガラス)によって封着することによって該パッケー
ジ内を気密に保持する構造である。そのためこの構造は
金−錫、金−ゲルマニウム、金−シリコン等のろう材を
用いて金属蓋、セラミック蓋等の封着を行う軟ろう封止
構造に比べて、封止工程が簡略化され、且つ製造原価が
大幅に低減出来るという利点を持っている。
然しなから該フリットシール構造は、上記ソルダ・ガラ
スが非常に脆い性質を有するために、特にシール面積の
狭いチップ・キャリア方式のセラミック・パフケージ等
においては、取扱中の衝撃によって該ソルダ・ガラスに
クランクが入り、該半導体装置の気密が損なわれて信頼
性が低下するという問題が発生し易く、衝撃に強いフリ
ットシール構造の提供が要望されている。
スが非常に脆い性質を有するために、特にシール面積の
狭いチップ・キャリア方式のセラミック・パフケージ等
においては、取扱中の衝撃によって該ソルダ・ガラスに
クランクが入り、該半導体装置の気密が損なわれて信頼
性が低下するという問題が発生し易く、衝撃に強いフリ
ットシール構造の提供が要望されている。
〔従来の技術〕。
第3図に示す模式平面図(al及び模式側断面図(bl
は、チ・ノブ・キャリア方式の従来のフリフトシール型
セラミックICの一例を示したものである。
は、チ・ノブ・キャリア方式の従来のフリフトシール型
セラミックICの一例を示したものである。
同図において、1はアルミナ等よりなるセラミック容器
、2は同じくアルミナ等よりなるセラミック蓋板、3は
蓋板搭載部、4はソルダ・ガラス、5はメタライズ層よ
りなるダイステージ、6は同じくメタライズ層よりなる
インナリード・パターン、7は同じくメタライズ層より
なるアウタ・パッド、8は同じくメタライズ層よりなる
インナリード・パターンとアウタ・パッドとの接続パタ
ーン、9はろう材、10はICチップ、11はボンディ
ング・パッド、12はボンディング・ワイヤを表してい
る。
、2は同じくアルミナ等よりなるセラミック蓋板、3は
蓋板搭載部、4はソルダ・ガラス、5はメタライズ層よ
りなるダイステージ、6は同じくメタライズ層よりなる
インナリード・パターン、7は同じくメタライズ層より
なるアウタ・パッド、8は同じくメタライズ層よりなる
インナリード・パターンとアウタ・パッドとの接続パタ
ーン、9はろう材、10はICチップ、11はボンディ
ング・パッド、12はボンディング・ワイヤを表してい
る。
かかるフリットシール型セラミックICを形成する際に
は、セラミック容器l内にICチップ10を搭載し、ワ
イヤボンディングを行った後、該セラミック容器1上に
予め下面にソルダ・ガラス4が例えば枠状に焼付られた
セラミック蓋板2を載置し、所定の加圧を行った状態で
コンベア炉等によって420〜450℃程度に加熱し、
上記ソルダ・ガラス4を溶融させこれによりセラミック
容器1上にセラミック蓋板2が封着される。
は、セラミック容器l内にICチップ10を搭載し、ワ
イヤボンディングを行った後、該セラミック容器1上に
予め下面にソルダ・ガラス4が例えば枠状に焼付られた
セラミック蓋板2を載置し、所定の加圧を行った状態で
コンベア炉等によって420〜450℃程度に加熱し、
上記ソルダ・ガラス4を溶融させこれによりセラミック
容器1上にセラミック蓋板2が封着される。
そしてかかるフリットシール構造においては前述したよ
うにソルダ・ガラスが非常に脆く衝撃に弱いという性質
を有するために、蓋板2の外形寸法を容器1の蓋板搭載
部3の外形寸法より小さく形成し、蓋板2の外部にはみ
出すソルダ・ガラス4のメニスカス部mが容器1の側面
に突出しないようにし、これによって8亥ソルダ・ガラ
スに直に外部衝撃が加わるのが防がれる。
うにソルダ・ガラスが非常に脆く衝撃に弱いという性質
を有するために、蓋板2の外形寸法を容器1の蓋板搭載
部3の外形寸法より小さく形成し、蓋板2の外部にはみ
出すソルダ・ガラス4のメニスカス部mが容器1の側面
に突出しないようにし、これによって8亥ソルダ・ガラ
スに直に外部衝撃が加わるのが防がれる。
然しなから従来の構造においては、同図に示すようにセ
ラミック蓋板2の外形形状がセラミック容器1の蓋板搭
載部3の外形形状と相似に形成されていたために、該セ
ラミック容器1上にセラミック蓋板2を載置する際の位
置決めが困難であり、且つ封着炉を通過させる際等の振
動によってその位置がずれる等によって、特に枠状の蓋
板搭載部3の幅が狭く、蓋板搭載部3の外形寸法と蓋板
2の外形寸法との間に大きな余裕寸法の取れない品種に
おいては、封着中に蓋板2が容器の蓋板搭載部3の端に
寄る。
ラミック蓋板2の外形形状がセラミック容器1の蓋板搭
載部3の外形形状と相似に形成されていたために、該セ
ラミック容器1上にセラミック蓋板2を載置する際の位
置決めが困難であり、且つ封着炉を通過させる際等の振
動によってその位置がずれる等によって、特に枠状の蓋
板搭載部3の幅が狭く、蓋板搭載部3の外形寸法と蓋板
2の外形寸法との間に大きな余裕寸法の取れない品種に
おいては、封着中に蓋板2が容器の蓋板搭載部3の端に
寄る。
そして第4図(a)及び(b)に封止部の側断面を模式
的に示すように、セラミック蓋2の側面に付着するソル
ダ・ガラス4の溜り4aがセラミック容器1の側面から
突出したり、溶融したソルダ・ガラス4がセラミック容
器1の側面に流れ出して垂れ下がり部4bを形成したり
して、該ソルダ・ガラス4が外部衝撃を直に受は易い構
造となり、そのため取扱中の衝撃により該ソルダ・ガラ
ス4にクランクを生じ、該セラミックICの信頼性が低
下するという問題があった。
的に示すように、セラミック蓋2の側面に付着するソル
ダ・ガラス4の溜り4aがセラミック容器1の側面から
突出したり、溶融したソルダ・ガラス4がセラミック容
器1の側面に流れ出して垂れ下がり部4bを形成したり
して、該ソルダ・ガラス4が外部衝撃を直に受は易い構
造となり、そのため取扱中の衝撃により該ソルダ・ガラ
ス4にクランクを生じ、該セラミックICの信頼性が低
下するという問題があった。
上記問題点の解決は、内部に半導体チップが搭載された
セラミック容器の開孔部を有する面上に、該セラミック
容器の液面の外形寸法より小さい外形寸法を有し、且つ
側面に該セラミック容器の液面の外形寸法若しくはその
近傍に達する複数の突出部を有するセラミック蓋が、ガ
ラスを用い気密に封着されてなる本発明による半導体装
置によって達成される。
セラミック容器の開孔部を有する面上に、該セラミック
容器の液面の外形寸法より小さい外形寸法を有し、且つ
側面に該セラミック容器の液面の外形寸法若しくはその
近傍に達する複数の突出部を有するセラミック蓋が、ガ
ラスを用い気密に封着されてなる本発明による半導体装
置によって達成される。
即ち本発明によるフリットシール構造の半導体装置にお
いては、セラミック容器の外形寸法より小さいセラミッ
ク蓋板の側面に、該セラミック容器の外形寸法若しくは
その近傍に達する幅を有する複数個の突出部を設けるも
のであり、該突出部の先端を介して該蓋板と容器の位置
決めを行い、且つ該容器及び該蓋板の突出部の先端を、
一体の治具でガイドすることによって封着作業中の振動
による蓋板の位置ずれを防止するものである。
いては、セラミック容器の外形寸法より小さいセラミッ
ク蓋板の側面に、該セラミック容器の外形寸法若しくは
その近傍に達する幅を有する複数個の突出部を設けるも
のであり、該突出部の先端を介して該蓋板と容器の位置
決めを行い、且つ該容器及び該蓋板の突出部の先端を、
一体の治具でガイドすることによって封着作業中の振動
による蓋板の位置ずれを防止するものである。
かくてソルダ・ガラスのセラミック容器側面からの突出
は防止され、該ソルダ・ガラスが直に外部衝撃を受ける
機会が減少するので、半導体装置の信頼性は向上する。
は防止され、該ソルダ・ガラスが直に外部衝撃を受ける
機会が減少するので、半導体装置の信頼性は向上する。
以下本発明を図示実施例により、具体的に説明する。
第1図は本発明のフリットシール構造のセラミック型半
導体装置におけるセラミック蓋板の一実施例を示す模式
平面図(al及びそのA−A矢視模式断面図(b)で、
第2図は該セラミック蓋板を用いて封止した半導体装置
を示す模式側断面図である。
導体装置におけるセラミック蓋板の一実施例を示す模式
平面図(al及びそのA−A矢視模式断面図(b)で、
第2図は該セラミック蓋板を用いて封止した半導体装置
を示す模式側断面図である。
全図を通じ同一対象物は同一符号で示す。
本発明のフリットシール構造のセラミック型半導体装置
に用いられるセラミック蓋板2は例えば第1図に示すよ
うに、鎖線で表したセラミック容器の蓋板搭載部3の外
形寸法よりO02〜0.3fi程度の余裕寸法w、の分
だけ小さい外形寸法を有しており、その各辺の側面に上
記蓋板搭載部3の外形寸法若しくは該外形寸法に対して
一〇。02m以下程度のその近傍の寸法に達する幅w2
を有する各2個宛の突出部13が設けられる。なお該突
出部の数は蓋板2の前後、左右1回転方向の位置決めが
なし得る数であれば良く、上記個数及び位置に限定され
るものではない。
に用いられるセラミック蓋板2は例えば第1図に示すよ
うに、鎖線で表したセラミック容器の蓋板搭載部3の外
形寸法よりO02〜0.3fi程度の余裕寸法w、の分
だけ小さい外形寸法を有しており、その各辺の側面に上
記蓋板搭載部3の外形寸法若しくは該外形寸法に対して
一〇。02m以下程度のその近傍の寸法に達する幅w2
を有する各2個宛の突出部13が設けられる。なお該突
出部の数は蓋板2の前後、左右1回転方向の位置決めが
なし得る数であれば良く、上記個数及び位置に限定され
るものではない。
例えば硼珪酸鉛系の低融点ガラスよりなるソルダ・ガラ
ス4は、該蓋板2の溶着面側に上記突出部13をさけて
例えば枠状に焼付られる。
ス4は、該蓋板2の溶着面側に上記突出部13をさけて
例えば枠状に焼付られる。
第2図は上記蓋板2を用いて封止を行ったチップ・キャ
リア型セラミックICの第1図A−A矢視断面に相当す
る側断面形状を示したもので、図中、1はセラミック容
器、2はセラミック蓋板、3は蓋板搭載部、4はソルダ
・ガラス、′5はグイステージ、6はインナリード・パ
ターン、7はアウタ・パッド、8はインナリード・パタ
ーンとアウタ・パッドとの接続パターン、9はろう材、
10はICチップ、11はボンディング・パッド、12
はボンディング・ワイヤ、13はセラミック蓋板の突出
部を表す。
リア型セラミックICの第1図A−A矢視断面に相当す
る側断面形状を示したもので、図中、1はセラミック容
器、2はセラミック蓋板、3は蓋板搭載部、4はソルダ
・ガラス、′5はグイステージ、6はインナリード・パ
ターン、7はアウタ・パッド、8はインナリード・パタ
ーンとアウタ・パッドとの接続パターン、9はろう材、
10はICチップ、11はボンディング・パッド、12
はボンディング・ワイヤ、13はセラミック蓋板の突出
部を表す。
前記実施例のセラミック蓋板2を用いた場合、該蓋板2
はその側面に設けられた突出部13によってセラミック
容器1の蓋板搭載部3の側面と位置決めされるので、該
蓋板2が横にずれて外部衝撃を受は易くなることがない
。
はその側面に設けられた突出部13によってセラミック
容器1の蓋板搭載部3の側面と位置決めされるので、該
蓋板2が横にずれて外部衝撃を受は易くなることがない
。
また同図に示すように、溶融し再固化する際に形成され
るソルダ・ガラス4のメニスカスmは、セラミック蓋板
2の各突出部13の間隔部に形成され、セラミック容器
1の蓋板搭載部3の側面に突出することはない。従って
該ソルダ・ガラス4に外部衝撃が直に加わる機会は大幅
に減少する。
るソルダ・ガラス4のメニスカスmは、セラミック蓋板
2の各突出部13の間隔部に形成され、セラミック容器
1の蓋板搭載部3の側面に突出することはない。従って
該ソルダ・ガラス4に外部衝撃が直に加わる機会は大幅
に減少する。
そして更にセラミック蓋2の突出部13はソルダ・ガラ
ス4より外方に突出しているので、該ソルダ・ガラス4
に物が直に当たるのを阻止するので、この点からも該ソ
ルダ・ガラス4に外部衝撃が直に加わる機会は更に減少
する。
ス4より外方に突出しているので、該ソルダ・ガラス4
に物が直に当たるのを阻止するので、この点からも該ソ
ルダ・ガラス4に外部衝撃が直に加わる機会は更に減少
する。
なお本発明は上記実施例以外の形状、例えば円形の形状
を有するセラミック蓋を用いる際にも適用される。
を有するセラミック蓋を用いる際にも適用される。
またチップ・キャリア方式以外のフリ7トシール型セラ
ミツク・パッケージを用いる半導体装置にも適用される
。
ミツク・パッケージを用いる半導体装置にも適用される
。
以上説明のように本発明によれば、フリットシール型セ
ラミック・パッケージを用いる半導体装置において、非
常に脆い性質を有するソルダ・ガラスに直に外部衝撃が
加わるのが防止される。
ラミック・パッケージを用いる半導体装置において、非
常に脆い性質を有するソルダ・ガラスに直に外部衝撃が
加わるのが防止される。
従って該ソルダ・ガラスに発生するクランクが大幅に減
少するので、該半導体装置の信頼性が向上する。
少するので、該半導体装置の信頼性が向上する。
第1図は本発明のフリットシール構造のセラミック型半
導体装置におけるセラミック蓋板の一実施例を示す模式
平面図(al及びそのA−A矢視模式断面図(b)、 第2図は実施例のセラミック蓋板を用いて封止した半導
体装置を示す模式側断面図、 第3図は従来構造の模式平面図(al及び模式側断面図
(b)、 第4図(al及び(b)は従来構造における封止部の模
式側断面図である。 図において、 1はセラミック容器、 2はセラミック蓋板、 3は蓋板搭載部、 4はソルダ・ガラス、 5はグイステージ、 6はインナリード・パターン、 7はアウタ・パッド、 8は接続パターン、 9はろう材、 10はICチップ、 11はポンディング・パッド、 12はボンディング・ワイヤ、 13はセラミック蓋板の突出部、 mはソルダ・ガラスのメニスカス を示す。 ¥1 叫
導体装置におけるセラミック蓋板の一実施例を示す模式
平面図(al及びそのA−A矢視模式断面図(b)、 第2図は実施例のセラミック蓋板を用いて封止した半導
体装置を示す模式側断面図、 第3図は従来構造の模式平面図(al及び模式側断面図
(b)、 第4図(al及び(b)は従来構造における封止部の模
式側断面図である。 図において、 1はセラミック容器、 2はセラミック蓋板、 3は蓋板搭載部、 4はソルダ・ガラス、 5はグイステージ、 6はインナリード・パターン、 7はアウタ・パッド、 8は接続パターン、 9はろう材、 10はICチップ、 11はポンディング・パッド、 12はボンディング・ワイヤ、 13はセラミック蓋板の突出部、 mはソルダ・ガラスのメニスカス を示す。 ¥1 叫
Claims (1)
- 内部に半導体チップが搭載されたセラミック容器の開
孔部を有する面上に、該セラミック容器の該面の外形寸
法より小さい外形寸法を有し、且つ側面に該セラミック
容器の該面の外形寸法若しくはその近傍に達する複数の
突出部を有するセラミック蓋が、ガラスを用い気密に封
着されてなることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59262095A JPS61140152A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59262095A JPS61140152A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61140152A true JPS61140152A (ja) | 1986-06-27 |
Family
ID=17370962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59262095A Pending JPS61140152A (ja) | 1984-12-12 | 1984-12-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61140152A (ja) |
-
1984
- 1984-12-12 JP JP59262095A patent/JPS61140152A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4572924A (en) | Electronic enclosures having metal parts | |
JPS62149155A (ja) | 封止電子装置 | |
US3857993A (en) | Beam lead semiconductor package | |
US3465943A (en) | Apparatus for making encapsulations | |
JPS61140152A (ja) | 半導体装置 | |
US4015071A (en) | Microelectronic circuit case | |
JPS5917271A (ja) | セラミツクパツケ−ジ半導体装置 | |
JPH06140523A (ja) | 半導体素子収納用パッケージ | |
USH260H (en) | Metallization for hermetic sealing of ceramic modules | |
JP3699847B2 (ja) | 電子部品封止体の製造方法 | |
KR100550870B1 (ko) | 세라믹 패키지의 실링방법 및 이에 따라 제조된 기밀성이 확보된 세라믹 패키지 | |
KR100593887B1 (ko) | 세라믹패키지의 ic칩 실링구조 | |
JP2022143624A (ja) | パッケージ、電子部品、及び製造方法 | |
JPS63122250A (ja) | 半導体装置 | |
JPS62125652A (ja) | 集積回路パツケ−ジ | |
KR100673645B1 (ko) | 칩 패키지 및 그 제조방법 | |
JPH0794674A (ja) | 半導体装置およびその製造方法 | |
JPS6329554A (ja) | キヤツプ落し込み式半導体装置 | |
JPH05114662A (ja) | 電子部品用気密封止容器およびその封止方法 | |
JPH0483370A (ja) | 半導体装置およびその製造方法 | |
JPH0722888A (ja) | 圧電素子容器 | |
JPH02137236A (ja) | 樹脂封止型半導体装置の組立方法 | |
JPS6221254A (ja) | 電子装置 | |
JPH0513608A (ja) | 半導体装置 | |
JPS61152045A (ja) | ピギ−バツクパツケ−ジ |