JPS61139881A

JPS61139881A - ベクトル処理装置

Info

Publication number: JPS61139881A
Application number: JP59260708A
Authority: JP
Inventors: Yaoko Yoshida; 吉田　八穂子; Koichi Ishii; 石井　幸一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-12-12
Filing date: 1984-12-12
Publication date: 1986-06-27
Anticipated expiration: 2010-04-10
Also published as: JPH0731588B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ベクトル処理装置に係り、特に新しい形式の
ベクトル演算に好適なベクトル処理装置に関する。

〔発明の背景〕

汎用スカラ演算を行なうデータ処理装置に、ベクトル計
算の進行を管理するエレメントカウンタと、ベクトルエ
レメント間の演算を行う演算器（これは上記データ処理
装置薯共有する場合もある）とを付加し、ベクトルオペ
ランドデータのメモリアクセスは上記データ処理装置の
記憶制御回路を用い、メモリ上のベクトル間の演算をパ
イプラインで実行することにより、少ないハードウェア
を追加することによって高速にベクトルデータを処理す
ることのできるベクトル処理装置は、既に知られている
。（特開昭５３−８７６４０号、同５３−８８５４５号
）このようなベクトル処理装置は、データの演算結果に
よらず、各ベクトルオペランドのインデクスが一様に増
加するタイプのベクトル計算を行うのを原則としていた
。従って、エレメントカウンタは１本あれば制御が可能
であり、ベクトルオペランドレジスタの更新もあらかじ
め予測可能であ、った。

ところが、各ベクトルオペランドのインデクスの増加が
、データの演算結果に依存する形式のベクトル計算を考
えると、このようなタイプのベクトル計算は、ベクトル
化して高速化することができなかった。不可能であう元
理由としては、１つはエレメントカウンタがオペランド
毎に独立にないこと、もう１つは、データの演算結果を
ベクトルオペランドアドレスレジスタに反映させること
ができないことがあげられる。

〔発明の目的）本発明の目的は、汎用スカラ演算を行うデータ処理装置
に、このデータ処理装置の記憶制御回路を利用してベク
トル演算を行う機構を付加することにより、各ベクトル
オペランドのインデクスの増加が、データの演算結果に
依存する形式のベクトル計算を可能とするベクトル処理
装置を提供することにある。

〔発明の概要〕

本発明では、スカラ演算を行うデータ処理装置に、２各
ベクトルオペランド毎に要素番号を示すカウンタと、デ
ータの演算結果、を上記データ処理装置の記憶制御部に
反映する手段と、各人カベクトルオベランド毎にベクト
ルオペランドバッファとを設けることにより、上記の形
式のベクトル計算を可能とするものである。

〔発明の実施例〕

以下１本発明の一実施例を説明する。第１図は、本発明
の一実施例の全体の構成図である。

９は主記憶装置、８は主記憶制御ユニット。

１０は入出力制御ユニット、１１は汎用スカラ演算装置
、７はベクトル計算を専ら行う為のベクトル演算機構（
以下、ＩＤＰ　（Ｉｎｔｅｇ−ｒａｔｅｄ　　Ｄａｔａ
ｂａｓｅ　　Ｐｒｏｃｅ−ｓ　ｓ　ｏ　ｒ）と略す）を
示している。

第１図におけるベクトル命令の実行の動作について説明
する前に、まず−例としてマージソート命令について述
べる。

マージソート命令の命令フォーマットと概略動作を、第
２図に示す、マージソート命令は４バイト（以下バイト
をＢと略記する）長命令である。命令の第０〜１５ビツ
トが、マージソート命令であることを示すオペコードで
ある。命令の第１６〜２３ビツトは意味をもたない、命
令の第２４〜２７ビツト（Ｒ１フィールド）で示される
番号から３本連続した番号の汎用レジスタに、各ベクト
ルオペランドの処理済要素個数が示されている。命令の
第２８〜３１ビツト（Ｒ２フィールド）で示される汎用
レジスタに、ＤＴ　（Ｄｅｓｃｒｉｐｔｉｏｎ　　Ｔａ
ｂｌｅ）の先頭アドレス（ＤｅｓｃｒｉｐｔｉｏｎＴａ
ｂｌｅ　　Ｏｒｉｇｉｎ：以下ＤＴＯと略記する）が示
されている。汎用レジスタ゛は汎用レジスタユニット（
以下ＧＰＲ）４に用意されている。主記憶装Ｗｔ９上に
あり、各ベクトルオペランドの先頭アドレスと最大要素
個数が記述されている。Ｄｅ’５ｃｒｉｐｔｉｏｎ　　
Ｔａｂ−１ｅによって間接的に指定されたベクトルオペ
ランドは、前半４Ｂがデータを識別する為の符合のない
整数部、後半４Ｂがソートする対象となる数値データ部
である。第２図では。

ＯＰ２最大個数＝４０Ｐ３最大ｍ数＝４０Ｐ１最大個数＝８でマージソート命令を適用した時の様子を示している。

マージソート命令の動作を、第３図のＰＡＤ　（Ｐｒｏ
、ｇｒａｍ　　ＡｎａｌｙｓｉｓＤｉａｇｒａｍ）図に
示す、第２図と第３図の対応を下記に示す。

ＯＰ２後半４Ｂ”Ａ　（ｉ）、ＯＰ２処理済要素個数＃
−１０Ｐ３　　〃　４４Ｂ（ｊ）、ＯＦ２　　　〃　　
　−ｊＯＰＩ　　　ｔｔ　　＜（ｋ）、ＯＰＩ　　　　
＃　　　　−ｋＯＦ２最大要素個数４−ｈｉｍａｘ、Ｏ
Ｐ３最大要素個数４−ｈｊ　ｍ　ａ　ｘマージソート命
令においては、ＯＰ２要素、とＯＰ３要素を比較した結
果、小さい方（等しい時はＯＰ２要素）を選択してスト
アする１例えば、第２図に示す例では、まずＯＦ２の＃
Ｄのデータ部とＯＦ２の＃Ｄのデータ部が比較され、Ｏ
Ｆ２側が選択されてストアされる１次の比較は、選択さ
れた側の次の要素と１選択されなかった側の前回の要素
の間でなされる。第２図に示す例では、ＯＦ２の＃１と
ＯＦ２の＃０が比較される。この動作をすべてのＯＦ２
．ＯＰ３要素がストアされる迄続ける。

即ち、マージソート命令は、２本のソート済ベクトルを
入力として、より長い１本のソート済ベクトルを出力す
る命令といえる。マージソート命令は、リレーショナル
データベースにおけるテーブルソート処理等に有効であ
る。マージソート命令はｉ、ｊの増加が、Ａ（ｉ）、Ｂ
（ｊ）の比較結果に依存している形式のベクトル命令の
一例といえる。

以下、第１図において、マージソート命令を実行する時
の動作について説明する。

バッファストレージ制御ユニット１からバス１３を通し
て読み出された命令は、命令制御ユニット３にて解読さ
れる。マージソート命令であると解読されると命令制御
ユニット３は、スカラ演算実行ユニット５に対し、マー
ジソート命令であること、及び、使用するレジスタ番号
（Ｒ１、Ｒ２フィールド）をバス３５で知らせ、スカラ
演算実行ユニット５に制御を移す。

スカラ演算実行ユニット５は、命令制御二ニット３によ
って示されたＲ１、Ｒ２フィールドのレジスタ番号をレ
ジスタ５０８に保持し、セレクタ５０９でＲ２フィール
ドをセレクトし、レジスタ（以下ＥＬと略記する）５１
０にセットする。ＥＬ５１０の内容をパス５４Ｅを通し
てＧＰＲ４に与え、ＤＴＯをバス４５を通して読み出し
、セレクタ５０６を介してワークレジスタＢ（以下ＷＢ
Ｒと略記する）５０１にセットする。

第４図は、第・・１図の、アドレス制御ユニット２゜バ
ッファストレージ制御ユニット１、スカラ演算実行ユニ
ット５の詳細な構成を示したものである。又、第５図は
、第４図の動作を示したタイムチャートである。以下、
第１図の動作をより詳細に説明するために第４図、第５
図を用いる。なお第５図で、０Ｐ２Ａ　　　　はＯＰ２の先頭アドレス。

０Ｐ３Ａ　　　　はＯＰ３の先頭アドレス、０ＰＩＡ　
　　　はＯＰＩの先頭アドレス。

ＧＲ（Ｒ１）　　　はＯ，Ｐ２（ｉ’）処理済要素個数
。

ＧＲ（Ｒ１＋１）はＯＰ　３（７）処理済要素個数。

ＧＲ（Ｒ１＋２）はＯＰＩの処理済要素個数、０Ｐ２Ａ
’　　　はＯＰ２の未処理要素先頭アドレス、０Ｐ３Ａ
’　　　はＯＰ３の未処理要素先頭アドレス。

０ＰＩＡ″はＯＰＩの未処理要素先頭アドレスをそれぞ
れ表わす。

パス４５を通して送られたＤＴＯは、セレクタ５０６を
介してＷＢＲ５０１にセットされる。

セットされたＤＴＯはセレクタ５０４でセレクトされ、
パス５２を通じてアドレス制御ユニット２内のフェッチ
専用アドレスレジスタＢ（以下ＳＡＢと略記する）２０
１にセレクタ２０７を介してセットされる。（第５図５
ＡＢ２０１）なお、アドレス制御ユニット２内には、も
う１本、フェッチ専用アドレスレジスタＡ（以下ＳＡＡ
と略記する）２００が設けられているが、これは、バッ
ファストレージ制御ユニット１内に、アドレス変換回路
及びバッファストレージが２面設けられていることに対
応してい・る、２つのアドレス変換回路及びバッファス
トレージは、機能的には同一であるが、後述する要素間
演算の処理を高速に行う為に、２重化して設けられてい
る。２重化して設けられている各々を。

以下０系、１系と呼ぶ、以下、ＤＴＯフェッチは１系を
利用するものとして説明する。５ＡＢ２０１の内容（Ｄ
ＴＯ）は、パＸ２１ｂを通して、バッファストレージ制
御ユニット１に送られる。ＤＴＯは、アドレス変換回路
（以下ＡＴと略記する）１・１０１により仮想アドレス
から実アドレスに変換さ九、求まった実アドレスがドツ
ファストレージアドレスレジスタ（以・下ＢＳＡＲと略
記する）１・１０３にセットされる。（第５図Ｔｌ）Ｂ
ＳＡＲＩ・１０３の内容ＣＤＴＯ）をアドレスとして、
バッファストレージ（以下ＢＳと略記する）１・１０５
がアクセスされ、読み出しデータが８Ｂ長の読み出しデ
ータレジスタ（以下ＤＲと略記する）１・１０７にセッ
トされる。（第５図Ｔ２）この結果、ＤＲＩ・１０７の
前半４Ｂには、ＯＰ２先頭アドレスが、後半４Ｂには、
ＯＰ２最大要素個数が入る。ＤＲＩ・１０７からの読み
出しデ−タは、パス１５ｂを通して、スカラ演算実行ユ
ニット５に送出される。

バッファストレージＢＳ０・１０４、ＢＳＩ。

・１０５は、各々主記憶の部分的な写しであり、アクセ
スしたいデータがバッファストレージ内にない時は、バ
ッファストレージ制御ユニット１の制御により、新たに
主起憶装！９からデータが転送される。

スカラ演算実行ユニット５は、パス１５ｂからのデータ
をＷＢＲ５０１にセットする。（第５図７３）スカラ演算実行ユニット５は、レジスタ５０８に保持さ
れていたＲ１フィールドを、セ″レクタ５０９でセレク
トし、ＥＬ５１０にセットする。　（第５図Ｔ３）ＥＬ
５１０をもとに。

Ｒ２フィールドで指定される汎用レジスタの内容（ＯＰ
２処理済要素個数）を、パス４５を通して読み出し、セ
レクタ５０５を介してワークレジスタＡ（以下ＷＡＲと
略記する）５００にセットする。（第５図Ｔ３）１次に
演算器５０３を用いてＷＡＲ５００の内容を要素長倍（
すなわち８倍）シ、セレクタ５０５を介してＷＡＲ５０
０にセットする。、（第５１！ＩＴ４）このＷＡＲ５０
０と、ＷＢＲ５０１の前半４Ｂ（ＯＰ２先頭アドレス）
とを、演算器５０３を用いて加算し、結果をセレクタ５
０７を介して、ワークレジスタＣ（以下ＷＣＲと略記す
る）５０２にセットする。（第５図Ｔ５）ＷＣＲ５０２
の内容は、セレクタ５０４でセレクトされ、パス５２を
通して、アドレス制御ユニット２内の５ＡＡ２００へ、
セレクタ２０６を介して転送される。（第５図Ｔ６）又
、ＷＢＲ５０１の後半４Ｂ　（ＯＰ２最大要素個数）は
、セレクタ５０４でセレクトされ、パス５７を通じてＩ
ＤＰ７へ転送される。

次に、ＤｅｓｃｒｉｐｔｉＯｎ　　Ｔａｂｌｅの次の８
バイトを前述と同様に読み出すが、この読み出し動作は
、最初の８バイトの読み出しとオーバーラツプして行わ
れる。この様子を。

第５図に示す、ＤＴＯの＋８、＋１６は、アドレス制御
ユニット２内の演算器２０４を用いて行う、第５図に示
すようにして、最初に処理を開始するベクトルオペラン
ドアドレスがアドレスレジスタ制御ユニット２内の５Ａ
Ａ２００゜５ＡＢ２０１、ストア専用アドレスレジスタ
（以下ＤＡＲと略記する）２０２にセットされる。

又、命令のＲ１フィールドによって示される番号から連
続した３本の汎用レジスタの内容は。

ＧＰＲ４からパス４５を通して、スカラ演算実行ユニッ
ト５に順番に読み出され、セレクタ５０４を通り、パス
５７にて、ＩＤＰ７に、送られる。Ｒ１フィールドの＋
１、＋２は、演算器５１２を用いて行う。

第６図に、ＩＤＰ７の内部構成を示す。スカラ演算実行
ユニット５からパスＳ７にて送出された各オペランドの
最大要素個数は、最大要素個数レジスタ（以下ＭＡＸと
略記する）２．７００．ＭＡＸ３．７０１、ＭＡＸｌ。

７０２へ、各オペランドの処理済要素個数は、エレメン
ト・カウンタ（以下ＣＮＴと略記する）２．７０３、Ｃ
ＮＴ３．７０４、ＣＮＴｌ。

７０５へそれぞれセットされる。

以上で、ベクトル要素毎の演算を開妬する為の前処運が
終了したことになる。

次にマージソート命令のベクトル要素毎の処理の概要を
第４図を用いて説明する。

スカラ演算実行ユニット５の制御により、アドレス制御
ユニット２から、バッファストレージ制御ユニット１に
対し、５ＡＡ２００、ＳＡＢ　２０１をアドレスとする
フェッチリクエストが送出される。５ＡＡ２００．５Ａ
Ｂ２０１には、それぞれ、ＯＰＺ未処理要素先頭アドレ
ス、ＯＰｓ未処理要素先頭アドレスがセットされている
。

バッファストレージ制御ユニット１は、パス２１ａにて
送られた５ＡＡ２００の内容をアドレス変換回路ＡＴ０
・１００により変換してＢＳＡＲｏ・１０２にセッ゛ト
し、このアドレスをもとにＢＳｏ・１０４をアクセスし
、読み出しデータ・をＤＲｏ・１０６にセットする。又
、これと同時に、バス２１ｂにて送られた５ＡＢ２０１
の内容をもとにＢＳｌ・１０５をアクセスし、読み出し
データをＤＲＩ・１０７にセットする。この結果、ＤＲ
ｏ・１０６には。

ＯＰ２未処理先頭要素が、ＤＲＩ・１０７にはＯＰ３未
処理先頭要素が入る。

スカラ演算実行ユニット５は、ＤＲｏ・１０６の内容を
バス１５ａを通して読み出し。

ＷＡＲ５００にセットする。又、これと同時に、ＤＲＩ
・１０７の内容をバス１５ｂを通して読み出し、ＷＢＲ
５０１にセットする。

次に、スカラ演算実行ユニット５は、ＩＤＰ７に対しバ
ス５７ａ、５７ｂのデータ取り込みを指示する。ＩＤＰ
７は、バス５７ａ、５７ｂにて送られるベクトルオペラ
ンドデータを受は取ると、後半４Ｂの比較を開始し、デ
ータの小さい方（等しい時はＯＰ２要素）をバス７５に
て、スカラ演算実行ユニット５に送出する。

スカラ演算実行ユニット５は、ＩＤＰ７にデータを送出
してから、固定サイクル後に、ＩＤＰ７からのデータを
バス７５を通して受は取り、ＷＣＲ５０２にセットする
。

アドレス制御ユニット２は、スカラ演算実行ユニット５
の制御により、ＤＡＲ２０２をアドレスとするストアリ
クエストを、バッファストレージ制御ユニット１に送出
する。この時、ＤＡＲ２０２は、ＯＰ３未処理要素先頭
アドレスを指している。

一方、ＷＣＲ５０２内のストアデータは、スカラ演算実
行ユニット５の指示により、バッファストレージ制御ユ
ニット１内の書き込みデータレジスタ（以下ＦＲと略記
する）１０８にセットされる。バッファストレージ制御
ユニット１は、アドレス制御ユニット２より送出された
アドレスをアドレス変換し、変換したアドレスがＢＳｏ
・１０４、ＢＳＩ・１０５内にあれば、ＦＲ１０８の内
容を書き込む、又、主記憶装置９に対して、ストアリク
エストを送出する。

以上述べた、ベクトルオペランドデータのデータ転送の
うち、ＩＤＰ７以外のレジスタやバスは、通常のスカラ
命令を実行する際に使われるリソースを利用している。

又、データの転送は、スカラ演算実行ユニット５の制御
によっている。

マージソート命令においては、ＯＰ２要□素とＯＰ３要
素を比較した結果、小さい方（等しい時はＯＰ２要素）
を選択してストアする。例えば、第２図に示す例では、
まずＯＦ２の＃ＯとＯＦ２の＃０が比較され、ＯＦ２側
が選択されてストアされる０次の比較は１選択された側
の次の要素と、選択されなかった側の前回の要素の間で
なされる。第２図に示す例では、ＯＦ２の＃１とＯＦ２
の＃Ｏが比較される。

この動作を実現する為には、ＩＤＰ７で行なわれた比較
結果を、アドレス制御ユニット２内の５ＡＡ２００又は
５ＡＢ２０１の更新に反映させなければならない。この
動作は、ＩＤＰ７からアドレス制御ユニット２に対し、
ＩＤＰ７での比較の結果、ＯＦ２、ＯＦ２のどちらが選
択されたかを示す制御線７２ａ、７２ｂを設け。

これにより、ＩＤＰ７での比較結果をアドレス制御ユニ
ット２内のアドレスレジスタの更新に反映させることに
より、実現できる。

実現の方式として１例えば、第２図の例で、ＯＦ２の＃
０とＯＦ２の＃０の比較の結果、ＯＦ２が選択され、制
御線７２ａにより。

０Ｐ２７ドＬ／Ｘを保持す６ＳＡＡ２００を＋８し、Ｏ
Ｆ２の＃１のフェッチリクエストを送出するという方式
が考えられるが、この方法では。

パイプライン処理による高速化が期待できない。

そこで、ここでは、選択された側のオペランドアドレス
レジスタを更新するのではなく、選択されなかった側の
オペランドアドレスレジスタの更新を抑止し、フェッチ
リクエストは毎サイクル送出する方式を採用する。即ち
。

（１）ＩＤＰ７は、比較の結果、ＯＦ２を選択する時は
制御線７２ｂを、ＯＦ２を選択する時は制御線７２ａを
、１マシンサイクル間′１′とする。

（２）アドレス制御ユニット２は、Ｏ２０のフェッチリ
クエストを出したサイクルに、制御線７２ａが１０′な
らば加算器２０３を用いて５ＡＡ２００を８加算し、制
御線７２ａが“Ｉ′ならば更新を抑止する。

（３）アドレス制御ユニット２は、ＯＦ２のフェッチリ
クエストを出したサイクルに、制御線７２ｂが１０′な
らば加算器２０４を用いて５ＡＢ２０１を８加算し、制
御線７２ｂか′１′ならば更新を抑止する。

（４）一方、ＤＡＲ２０２については、Ｏ２０又はＯＦ
２のいずれかを必ずストアするので、比較する度ごとに
加算器２０５を用いてＤＡＲ２０２を＋８する。

この方式では、Ｏ２０の＃０とＯＦ２の＃Ｏの比較結果
が求まる迄、５ＡＡ２００．５ＡＢ２０１ともに毎サイ
クル＋８されてしまうので、ＩＤＰ７には必要なデータ
を蓄えるバッファが必要となる。又、アドレスレジスタ
の更新を抑止してフェッチリクエストを毎サイクル出す
ということは、同じデータが何回も読み出されることに
なるが、これは、スカラ演算実行ユニット５からのデー
タ取り込み指示を、ＩＤＰ７が無視することにより、無
駄なデータをオペランドバッファにとりこまないよう制
御できる。

以下、本方式を実現する為の、ＩＤＰ７の構成と、動作
について説明する。

第６図は、ＩＤＰ７の構成図である。７０７はＯＰ２デ
ータを蓄えるオペランドバッファＡ（以下ＲＯＢＡと略
記する）、７０６はＲＯＢＡ７０７のアウトポインタ（
以下ＲＯＰＡと略記する）、７０８はＯＰＩデータを蓄
えるオペランド・バッファＢ（以下ＲＯＢＢと略記する
）、７０９はＲＯＢＢ７０８のアウトポインタ（以下Ｒ
ＯＰＢと略記する）、７１２はオペランドデータの後半
４Ｂ同士を比較する比較器、７１３はどちらのオペラン
ドを選択するかを判断する判定回路、７１５は選択され
たオペランドをセットしスカラ演算実行ユニットＳに送
出する為のレジスタを示している。

ＲＯＢＡ７０７．ＲＯＢＢ７０８のデータ入出力は１０
次のようにして制御される。

７１９は、４からＯにラップアラウンドする３ビツトの
カウンタ構造を成しているＲＯＢＡ７０７へのインポイ
ンタである。オペランドデータが、バス５７ａにてＲＯ
ＢＡ７０７に送られてくると、インポインタ７１９の示
す番号のデータ位置にデータがとりこまれる。データが
とりこまれると、インポインタ７１９は＋１される。一
方、７０６は、４からＯにラップアラウンドする３ビツ
トのカウンタ構造を成しているＲＯＢＡ７＜）７のアウ
トポインタである。

ＲＯＢＡ７０７のデータを読み出す時は、アウトポイン
タ７０６の値により、ＲＯＢＡ７０７内のデータ位１１
８０〜４のいずれかをセレクタ７１０によりセレクトす
る６７２０はＲＯＢＢ７０８へのインポインタ、７０９
はＲＯＢＢ７０８のアウトポインタであり、機能はそれ
ぞれＲＯＢＡ７０フィンポインタ７１９．アウトポイン
タ７０６と全く同じである。

以上、説明したことかられかるように。

ＲＯＢＡ７０７と’ＲＯＢＢ７０８は、ＦＩＦＯ（Ｆｉ
ｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ　　０ｕｔ）形式である
。

第６図に構成を示したＩＤＰ７の動作を、第７図を用い
て説明する。第７図のタイムチャートは、Ｏ２０、ＯＦ
２が、第７図右に示す場合で、Ｏ２０，０Ｐ３の未処理
先頭要素番号はそれぞれ０の場合を想定してい名。

第４サイクルで、アドレス制御ユニット２から先頭要素
のフェッチリクエストが出され乞と、そのデータがＩＤ
Ｐ７に到着するのは、第４サイクルである。Ｏ２０とＯ
Ｆ２を比較器７．１２で比較した結果、Ｏ２０側が選択
されると、判定回路７１３は、下に示す動作をする。

出カフ２２により、ＲＯＰＡ７０６’＆＋ＬＬ、加算器
７１９で＋１された値をセレクタ７１６を介してＣＮＴ
２・７０３にセット。

出カフ２５により、セレクタ７１４でＯＰ２データを選
択。

出カフ２４により、加算器７２０で＋１された値をセレ
クタ７１７を介してＣＮＴ３・７０４にセット。

出カフ２ｂにより１次サイクルの５ＡＢ２０１更新を抑
止。

出カフ２ｂがアドレスレジスタの更新に反映される迄、
既にＯＦ２の＃１〜＃４のフェッチリクエストは送出さ
れているが、このリクエストによって読み出されたオペ
ランドデータを順にＲＯＢ　８７０８　ニ蓄える。更に
、０Ｐ３（７）Ｒ５のフェッチリクエストも送出され、
このリクエストによって読み出されたオペランドデータ
もスカラ演算実行ユニット５のＷＢＲ５０１にセットさ
れるが、ＲＯＢ８７０８にはセットされないにれは、Ｉ
ＤＰ７が判定回路７１３の出力を記憶していて、ＲＯＢ
８７０８へのセットを抑止するからである６従って、Ｒ
ＯＢ８７０８に必要な容量は、（オーバーランするフェ
ッチリクエスト−１）×８バイト、すなわち４０Ｂあれ
ば充分である。

以上説明したことがらねかるように、入力オペランド毎
に充分な量のオペランドバッファを設け、オペランドの
比較及び比較結果のオペランドバッファアウトポインタ
及びエレメントカウンタへの反映を１マシンサイクルピ
ツチで行えば、マージソート命令の１マシンサイクルピ
ツチの処理が可能である。

最後に、マージソート命令のエレメント毎の比較動作が
終了した後の処理について、第６図次いで第４図を用い
て説明する。

まず、第６図を用いて演算の終了検出について説明する
。ＩＤＰＴ内のエレメントカウンタＣＮＴ２・７０３、
ＣＮＴ３・７０４．ＣＮＴ１・７０５をカウントアツプ
してゆき、０Ｐ２（７）ＣＮＴ２−７０３がＯＦ２（７
）ＭＡＸ２−７００と比較器７１６で比較した結果等し
くなり、かつ、ＯＦ３のＣＮＴ３・７０４がＯＰ３ＭＡ
Ｘ３・７０１と比較器７１７で比較した結果等しいとい
うことがわかると、ＩＤＰ７よりスカラ演算実行ユニッ
ト５に、最終要素のｗｃＲ５０２からのストアリクエス
ト送出にあわせて有効な要素がなくなったことが知らさ
れる。

これにより、スカラ演算実行ユニット５は、ＷＣＲ５０
２のストアデータの送出を止め、終処理に入る０次に第
４図を用いて終処理について述べる。終処理では、スカ
ラ演算実行ユニット５の制御により、ＩＤＰＴ内のオペ
ランド毎のカウンタ値、すなわち、第６図中のＣＮＴ２
・７０３、ＣＮＴ３・７０４．Ｃ：ＮＴ１・７０５の内
容が順に読み出され、バス７５を通してＷＣＲ５０２に
セットされ、さらにバス５４を通して、ＧＰＲ４に送ら
れ、命令のＲ１フィールドで指定された番号から３本連
続した汎用レジスタに書き込まれる。３本のカウンタ値
がすべて汎用レジスタに書き込まれると、スカラ演算実
行ユニット５は、マージソート命令が終了したことを、
命令制御ユニット３に知らせる。

〔発明の効果〕

本発明によれば、各ベクトルオペランドのインデクスの
増加が、データの演算結果に依存する形式のベクトル計
算を、高速に処理することが可能となる。

高速化の一例として、実施例で用いたマージソート命令
では、従来、−要素処理するのに。

１、データの比較２、ムーブ３、インデクスの更新４、終了条件判定と少なくとも４マシンサイクル要していたものが、ベク
トル処理化することにより１要素例えば１マシンサイク
ルで可能となり、約４倍の高速化が可能となっている。

【図面の簡単な説明】

第１図は本発明の一実施例の全体の構成図、第２図はマ
ージソート命令の命令フォーマットと概略動作を説明す
るための図、第３図はマージソート命令の動作を示すＰ
ＡＤ図、第４図は第１図の詳細図、第５図は第４図の動
作を示すタイムチャート、第６図は第１図のＩＤＰ７の
内部構成を示す図、第７図は第６図の動作を示すタイム
チャートでする。１・・・バッファストレージ制御ユニット２・・・アド
レス制御ユニット３・・・命令制御ユニット４・・・汎用レジスタユニット５・・・スカラ演算実行ユニット７・・・ベクトノ凶寅′！ＪＪａｉｌ（ＩＤＰ−＝Ｉｎ
ｔｅｇｒａｔｅｄ　Ｄａｔａ　ｂａｓｅ　Ｐｒｏｃｅｓ
ｓｏｒ）７０７．７０８・・・ペクト・ル・オペランド
・バッファ７０３．７０４，７０５・・−エレメントカ
ウンタ７００．７０１，７０２・・・最大要素個数レジ
スタ７１６．７１７，７１８・・比較回路７１２・・・比較器７１３・・・判定回路８・・・主記憶制御ユニット９・・・主記憶装置１０・・・入出力制御ユニット１１・・・汎用スカラ演算装置其　１　口薯Ｚ図

Claims

【特許請求の範囲】

（１）スカラ演算を行うデータ処理装置と、各ベクトル
オペランドに対応するバッファと、各ベクトルオペラン
ドに対応するエレメントカウンタと、前記バッファから
のベクトルエレメントの演算を行う演算器と、ベクトル
データのメモリアクセスを前記データ処理装置の記憶制
御部を使用して行う手段と、前記演算器の演算結果に応
じて前記エレメントカウンタの各々を独立に更新する手
段とを有することを特徴とするベクトル処理装置。