JPS61136146A - Main memory control method for electronic computer system - Google Patents

Main memory control method for electronic computer system

Info

Publication number
JPS61136146A
JPS61136146A JP59258209A JP25820984A JPS61136146A JP S61136146 A JPS61136146 A JP S61136146A JP 59258209 A JP59258209 A JP 59258209A JP 25820984 A JP25820984 A JP 25820984A JP S61136146 A JPS61136146 A JP S61136146A
Authority
JP
Japan
Prior art keywords
page
map
main memory
computer system
page processing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59258209A
Other languages
Japanese (ja)
Inventor
Shuichi Ono
修一 小野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP59258209A priority Critical patent/JPS61136146A/en
Publication of JPS61136146A publication Critical patent/JPS61136146A/en
Pending legal-status Critical Current

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

PURPOSE:To decrease the capacity of a main memory which is occupied by a bit map by producing the bit map with use of an optional part of a page number. CONSTITUTION:A degeneration bit map 7 of a single unit is prepared in response to plural numbers of page 2 stored in a secondary storage device 1. The map 7 is set at '1' when either one or both of two pieces of page 2 are stored in a page processing buffer 4. Otherwise the map 7 is set at '0'. Thus it is known unconditionally that no corresponding page 2 exists on the buffer 4 in case the corresponding map 7 is set at '0'. At the same time, the page processing buffers 4 are all checked when the map 7 is set at '''1'. Thus it is known with the 1/2 probability at most that no corresponding page 2 exists.

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、電子計算機システムにおける主犯+1!装
置と2次記憶装置との間のデータ転送を高速に行なう主
記憶管理方法に関するものである。
[Detailed Description of the Invention] [Industrial Application Field] This invention is a main culprit +1 in electronic computer systems! The present invention relates to a main memory management method for transferring data between a device and a secondary storage device at high speed.

〔従来の技術〕[Conventional technology]

第2図は、従来、ページ存否の確認法として採用されて
きた方法を示すものであり1図において(1)は2次記
憶装置、(2)はページと呼び情報処理蛍位であり、こ
のページ(2)は電子計算機システムにより処理される
ためには主記憶装置(3)上のページ処理バッファ(4
)へ格納されることが必要である。一般にページ処理バ
ッファ(4)の個数はページ(2)に較べてかなり少な
いので、ページ処理z<57フア(4)に格納できるの
はページ(2)の一部のみである。したがって電子計算
機システムが特定のページ(2)を処理する場合、それ
が主記憶装置(3)内のページ処理バッファ(4)に存
在するか否かを確認し、もしなければ2次記憶装置(1
)上のページ(2)を主記憶装置(3)上のページ処理
バーPファ(4)へ転送する。このページ確認を高速に
行うためにビットマツプ(5)またはLRUチェイン(
8)が用いられる。ビットマツプ(5)はページ(2)
の各々に対応し、特定のページ(2)がページ処理バッ
ファ(0上存在する場合は” 1″、そうでない場合は
O“を値とするスイ・ソチである。LRUチェイン(8
)はページ処理バーッファ(4)の各々に対応し、ペー
ジ処理バッファ(4)上に存在するページ(2)の番号
が格納される。
Figure 2 shows the method conventionally used to confirm the existence or nonexistence of a page. Page (2) must be processed by the computer system in the page processing buffer (4) on the main memory (3).
). Generally, the number of page processing buffers (4) is much smaller than the number of pages (2), so only a portion of page (2) can be stored in the page processing buffer (4). Therefore, when a computer system processes a specific page (2), it checks whether it exists in the page processing buffer (4) in the main memory (3), and if it does not exist in the secondary memory ( 1
) is transferred to the page processing bar P (4) on the main storage (3). Bitmap (5) or LRU chain (
8) is used. Bitmap (5) is page (2)
If the specific page (2) exists on the page processing buffer (0, then the value is "1", otherwise the value is O". LRU chain (8)
) corresponds to each page processing buffer (4), and stores the number of the page (2) existing on the page processing buffer (4).

次に上記構成の動作について、ビy I’マツプ(5)
を用いる場合と、LRUチェイン(θ)を用し\る場合
とに分は説明する。まず、ビー/ )マ・lプ(5)を
用いる場合、特定のページ(2)がページ処理バ・ソフ
ァ(4)に存在するか否かを確認する時、電子計算機シ
ステムは゛ベージ(2)の番号に対応するビットマツプ
(5)の値をチェックし、それが” 1 ”であればペ
ージ処理バッファ(4)上に存在すると判断し、  ”
 o ”であれば別のページ(2)が占有しているペー
ジ処理バッファ(4)を開放し、処理したいページ(2
)を転送しページ処理/(ソファ(4)へ格納すると共
に、ページ処理バッファ(4)を占有する新旧のページ
(2)に対応するビットマツプ(5)の値を入れ替える
Next, regarding the operation of the above configuration, see I' map (5)
We will explain the case using the LRU chain (θ) and the case using the LRU chain (θ). First, when using the be/) map (5), when checking whether a specific page (2) exists in the page processing bus (4), the computer system Check the value of the bitmap (5) corresponding to the number, and if it is "1", it is determined that it exists on the page processing buffer (4), and
o”, the page processing buffer (4) occupied by another page (2) is released, and the page to be processed (2) is released.
) is transferred and stored in the page processing/(sofa (4)), and the values of the bitmaps (5) corresponding to the old and new pages (2) occupying the page processing buffer (4) are swapped.

次にLRUチェイン(El)を用いる場合、電子計算機
システムはLRUチェイン(6)を調べ、処理したい特
定のページ(2)に対応子る番号があるか否かを判断す
る。ページ処理バッファ(4)上に新たなページ(2)
の一つが格納された場合、それ迄ページ処理バッファ(
4)を占有していたページ(2)に対応する番号がLR
Uチェイン(8)から消去され、代って新たにページ処
理バッファ(4)に格納されたページ(2)の番号がL
RUチェイン(8)に登録される。
Next, when using the LRU chain (El), the computer system examines the LRU chain (6) and determines whether there is a number corresponding to the specific page (2) to be processed. New page (2) on page processing buffer (4)
If one of them is stored, the page processing buffer (
The number corresponding to page (2) that occupied 4) is LR
The number of page (2) deleted from the U chain (8) and newly stored in the page processing buffer (4) is L.
Registered in RU chain (8).

[発明が解決しようとする問題点] 従来の主記憶管理方法におけるページ存否の確認は以上
のようになされたので、2次記憶装置(1)の容量が極
めて大きい場合に、ビット・マツプ(5)だけで主犯憶
装!!(3)の記憶容量の大半の部分を占有してしまっ
たり、LRUチェイン(6)の探索に大量の処理時間を
要するなどの問題点があった。
[Problems to be Solved by the Invention] Since the confirmation of page existence in the conventional main memory management method is performed as described above, when the capacity of the secondary storage device (1) is extremely large, the bit map (5 ) Just the main culprit! ! There were problems such as (3) occupying most of the storage capacity and searching for LRU chain (6) requiring a large amount of processing time.

この発明は上記のような従来のものの問題点を解消する
ためになされたもので、ビット・マツプのために占有さ
れる主記憶装置の記憶容量が少量で済みかつ必要とする
ページが主記憶装置上に既に存在しているか否かを高速
に判断することができる電子計算機システムにおける主
記憶管理方法を提供することを目的とするものである。
This invention was made in order to solve the problems of the conventional ones as described above.The main storage capacity occupied by the bit map is small, and the required pages can be stored in the main storage. It is an object of the present invention to provide a main memory management method in a computer system that can quickly determine whether or not a file already exists on the computer system.

〔問題へを解決するための8手段] この発明にかかる電子計算機システムにおける主記憶管
理方法は、2次記憶装置上の複数のページに対して主記
憶装置りの1ビットを割付ける縮退ビット・マツプを設
けたものである。
[Eight Means for Solving the Problem] The main memory management method in the computer system according to the present invention is a degenerate bit method that allocates one bit of the main memory to a plurality of pages on the secondary memory. It has a map.

[作用] 2次記憶装a辷の例えば2つの連続するページに対して
主記憶装置−ヒの1ビットを割付ける縮退ビー2ト拳マ
ツプを用意した場合において、2つのページのどちらか
一方、または両方がページ処理ことにより、縮退ビット
−マツプの値が” o ”の場合には無条件に対応する
ページがページ処理バ・ノファ上にないことが判り、一
方、縮退ビット−マツプの値が” t ”の場合には、
2つのページのどちらか一方、または両方が格納されて
いることを意味するので、ページ処理バッファの全てを
チェックをすることにより、対応するページがないこと
が局の確率で判明する。
[Operation] When preparing a degenerate beat-two map that allocates 1 bit in the main memory to, for example, two consecutive pages in the secondary storage A, one of the two pages, Or, since both are page processing, if the value of the degenerate bitmap is "o", it is known that there is no corresponding page on the page processing buffer; on the other hand, if the value of the degenerate bitmap is In the case of "t",
This means that one or both of the two pages are stored, so by checking all of the page processing buffers, the station will know with probability that there is no corresponding page.

[実施例] 第1図において、(1)は2次記憶装置、(2)はペー
ジ、(3)は主記憶装置、(4)はページ処理ノ(ソフ
ァであり、これらは第2図と同じ構成である。(7)は
この発明に用いる縮退ビット−マツプであり、2次記憶
装W (L)−ヒの複数個のページ(2)に対応して1
単位の縮退ビット・マツプが用意されている。
[Example] In Fig. 1, (1) is a secondary storage device, (2) is a page, (3) is a main storage device, and (4) is a page processing unit (sofa). They have the same configuration. (7) is a degenerate bit map used in the present invention, and one
A degenerate bit map of units is provided.

上記のように構成することにより、たとえページ(2)
の個数がページ処理バッファ(4)の個数より遥かに多
くとも、少量の主犯憶装!! (2)を占有するだけで
高速に特定のページ(2)がページバッファ(4)上に
存在するか否かを判定できる。すなわち、たとえば第1
図のように、2つの連絡するページ(2)に対応して1
つの縮退ピッ)−マツプ(7)を用意した場合において
、2つのページ(2)のどちらか一方、または両方がペ
ージ処理バッフする。このようにすることにより対応す
る縮退ビッh−マ、、プr7)の値が0″の場合は無条
件に対応するページ(2)がページ処理バッファ(4)
上にないことが判ると共にもしその値が1′″の堝 7
合にはページ処理バッファ(0の全てをチェックし、対
応するページ(2)がないことが高々局の確率で判明す
ることとなる なお、上記実施例では連しする2つのページ(2)に対
して1つの縮退ビット・マツプ(7)を対応させたが、
ページ(2)を処理する順序には一般には偏りがあるの
で、その特性に合せて対応付けを変えることもできる6
例えば、100個のページ(2)に1つの縮退ビット・
マツプ(7)を対応させたり、ページ(2)の番号をあ
る数値で割った余りが互いに一致するものを同一の縮退
ビット・マツプ(7)に対応づけるようにしてもよい。
By configuring as above, even page (2)
Even if the number of page processing buffers (4) is far greater than the number of page processing buffers (4), there is only a small amount of main culprit memory! ! By simply occupying page (2), it is possible to quickly determine whether a specific page (2) exists on page buffer (4). That is, for example, the first
As shown in the figure, 1 corresponds to the two contact pages (2).
In the case where two degenerate page maps (7) are prepared, one or both of the two pages (2) is used as a page processing buffer. By doing this, if the value of the corresponding degenerate bitmap (r7) is 0'', the corresponding page (2) is unconditionally transferred to the page processing buffer (4).
If you know that it is not above, and if the value is 1''' 7
In this case, all 0s in the page processing buffer (0) will be checked, and it will become clear at most that the corresponding page (2) does not exist. One degenerate bit map (7) was made to correspond to the
Since there is generally a bias in the order in which pages (2) are processed, it is possible to change the mapping according to the characteristics6.
For example, one degenerate bit per 100 pages (2).
The maps (7) may be made to correspond, or the pages (2) whose remainders are the same when divided by a certain numerical value may be made to correspond to the same degenerate bit map (7).

〔発明の効果1 以上のように、この発明によればページの番号の任意の
一部分を使ってビット・マツプを作成するので、ビット
番マツプのために占有される主記憶装置の主記憶容量が
少量で済み、また、完全に乱順にページの参照が起る場
合を除いて、参照ページが主記憶装置のページ処理バッ
ファ上に既に存在するか否かを高速に判断することがで
きる。
[Effect of the invention 1 As described above, according to the present invention, a bit map is created using an arbitrary part of the page number, so the main memory capacity of the main memory device occupied for the bit number map is reduced. Only a small amount is required, and it is possible to quickly determine whether the referenced page already exists on the page processing buffer of the main storage device, unless the page is referenced in a completely random order.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、この発明の一実施例による縮退ビット・マツ
プ用いた電子計算機システムにおける、主記憶管理方法
を示す説明図、第2図は、従来の同じく主記憶管理方法
を示す説明図である0図において、(1)は2次記憶装
置、(2)はページ、(3)は主記憶装置、(4)はペ
ージ処理バッファ、(5)はビット番マツプ、(7)は
縮退ページ・マツプである。 なお、図中、同一符号は同一、又は相当部分を示す。
FIG. 1 is an explanatory diagram showing a main memory management method in a computer system using a degenerate bit map according to an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing the same conventional main memory management method. In Figure 0, (1) is the secondary storage device, (2) is the page, (3) is the main storage device, (4) is the page processing buffer, (5) is the bit number map, and (7) is the degenerate page. It's a map. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] 2次記憶装置から主記憶装置のページ処理バッファへペ
ージ転送する電子計算機システムにおける主記憶管理方
法において、前記2次記憶装置上の複数のページに対し
て前記主記憶装置上の1ビットを割付ける縮退ビット・
マップを設けたことを特徴とする電子計算機システムに
おける主記憶管理方法。
In a main memory management method in a computer system that transfers pages from a secondary storage device to a page processing buffer of a main storage device, one bit on the main storage device is allocated to a plurality of pages on the secondary storage device. Degenerate bit
A main memory management method in a computer system characterized by providing a map.
JP59258209A 1984-12-06 1984-12-06 Main memory control method for electronic computer system Pending JPS61136146A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59258209A JPS61136146A (en) 1984-12-06 1984-12-06 Main memory control method for electronic computer system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59258209A JPS61136146A (en) 1984-12-06 1984-12-06 Main memory control method for electronic computer system

Publications (1)

Publication Number Publication Date
JPS61136146A true JPS61136146A (en) 1986-06-24

Family

ID=17317027

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59258209A Pending JPS61136146A (en) 1984-12-06 1984-12-06 Main memory control method for electronic computer system

Country Status (1)

Country Link
JP (1) JPS61136146A (en)

Similar Documents

Publication Publication Date Title
EP0116591B1 (en) Multiprocessor system for handling interprocessor calls
CN1122929C (en) Atom manipulation for remote momory and device for implementing the manipulation
JPS61136146A (en) Main memory control method for electronic computer system
JPS59214977A (en) Data processing device
JPS6126684B2 (en)
JPH0387941A (en) Decentralized data base processing system
JPS6143367A (en) Register control system
CA1234636A (en) Method and apparatus for handling interprocessor calls in a multiprocessor system
JPS58218091A (en) Data transfer system
JPS63311555A (en) Shared data control system for multiprocessor system
WO1996012230A1 (en) System and method for processing of memory data and communication system comprising such system
JPS592151A (en) Check point recovering system
JPS61153770A (en) Image processor
JPS6017550A (en) Cache memory control system
KR960018876A (en) Fast Backup Processing Method for High Speed Medium Computers
JPS6349834A (en) Managing system for knowledge having coverage
JPS61173355A (en) Disk cash installing system
JPH0212559A (en) Network system
JPS58192156A (en) File accessing system of information processing system
JPS63153655A (en) Memory access control system
JPS63165943A (en) Bus relaying device
JPH05114008A (en) Method for processing graphic
JPS62231346A (en) Data storage system
JPH06110773A (en) Memory controller
JPS63259746A (en) Inter-bank-memory data transmission system