JPS61131269A - デイジタル信号記録装置の変調回路 - Google Patents
デイジタル信号記録装置の変調回路Info
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- JPS61131269A JPS61131269A JP25344184A JP25344184A JPS61131269A JP S61131269 A JPS61131269 A JP S61131269A JP 25344184 A JP25344184 A JP 25344184A JP 25344184 A JP25344184 A JP 25344184A JP S61131269 A JPS61131269 A JP S61131269A
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- signal
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- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
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- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
路に関し、特にそのフレーム同期信号付加回路に関する
ものである。
ものである。
第３図は、例えば” Ａ［！Ｓ 、 ７４ｔｈ ｃｏｎ
ｖｅｎｔｉｏｎ＋１９８３１ｏｃｔ 、 Ｃｈａｎｎｅ
ｌ ｃｏｄｉｎｇ ｆｏｒ ａ ５ｔａｔｉｏｎａｒｙ
Ｈｅａｄ ＰＣＭ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ
”に示された従来のフレーム同期信号付加回路の回路図
であり、図において、１は変調器、２ばセレクタ、３は
フレーム同期信号発生器、４はシフトレジスタである。
ｖｅｎｔｉｏｎ＋１９８３１ｏｃｔ 、 Ｃｈａｎｎｅ
ｌ ｃｏｄｉｎｇ ｆｏｒ ａ ５ｔａｔｉｏｎａｒｙ
Ｈｅａｄ ＰＣＭ Ｔａｐｅ Ｒｅｃｏｒｄｅｒ
”に示された従来のフレーム同期信号付加回路の回路図
であり、図において、１は変調器、２ばセレクタ、３は
フレーム同期信号発生器、４はシフトレジスタである。
第４図は、第３図に示した回路において生成されるフレ
ーム同期信号パターンの状態を示した図であり、図にお
いて、５は元データ列、６は変調データ列である。
ーム同期信号パターンの状態を示した図であり、図にお
いて、５は元データ列、６は変調データ列である。
通常、ディジタル信号を磁気ディスクや磁気テープ等の
記録媒体に記録する場合、その信号フォーマットは、フ
レーム同期信号と、データと、フレーム同期信号単位で
のデータ列の誤りを検出する符号とよりなるフレーム単
位で構成されており、これらの信号列は、高密度記録を
達成する手段としてディジタル変調された後記録される
ことが多い。
記録媒体に記録する場合、その信号フォーマットは、フ
レーム同期信号と、データと、フレーム同期信号単位で
のデータ列の誤りを検出する符号とよりなるフレーム単
位で構成されており、これらの信号列は、高密度記録を
達成する手段としてディジタル変調された後記録される
ことが多い。
上記条件にて記録された信号を再生ずる際、フレーム同
期信号は再生データを復調するビット同期信号、及び誤
り検出のリセット信号等に用いられるものであり、極め
て重要な信号となる。そのため、フレーム同期信号はデ
ータ中に発生しにくい特殊なパターンを用いることが望
ましく、かつ同期信号検出に用いるハードウェアサイズ
が小さくてすみ、処理が簡単になるよう構成されている
必要がある。
期信号は再生データを復調するビット同期信号、及び誤
り検出のリセット信号等に用いられるものであり、極め
て重要な信号となる。そのため、フレーム同期信号はデ
ータ中に発生しにくい特殊なパターンを用いることが望
ましく、かつ同期信号検出に用いるハードウェアサイズ
が小さくてすみ、処理が簡単になるよう構成されている
必要がある。
第３図に示した従来のフレーム同期信号付加回路は、２
ＷＭと呼ばれている変調方式に適用されるものであり、
図に従ってその動作について説明する。
ＷＭと呼ばれている変調方式に適用されるものであり、
図に従ってその動作について説明する。
２進モードの元データａは、第４図に示すように、変調
器１により１データビットを２ビツトの割合で変換する
訳であるが、その際、２ビ・ノド。
器１により１データビットを２ビツトの割合で変換する
訳であるが、その際、２ビ・ノド。
もしくは３ビット単位に区分され、４ビツト、もしくは
６ビツトの符号に変換される。その変換表を第１表に示
す。
６ビツトの符号に変換される。その変換表を第１表に示
す。
第１表
Ｙ：次のコードワードの先頭ビットが“０”の時のみ“
１ ” この第１表より理解されるように、変換された符号は、
“１”と“１”の間に“０”が最小２個。
１ ” この第１表より理解されるように、変換された符号は、
“１”と“１”の間に“０”が最小２個。
最大７個連続して入るものである。さらにそのθランレ
ングスの隣接確率は第２表に示すものとなる。なお、こ
の第２表に示す数値は出現回数である。
ングスの隣接確率は第２表に示すものとなる。なお、こ
の第２表に示す数値は出現回数である。
第２表
Ｐｒｅｓ前のワードのランレングス
Ｐｏ５ｔ ： Ｐｒｅに続くワードのランレングスこ
の第２表より理解されることは、正當な変調データの中
には、０ランレングスが４のパターンの後に７のパター
ンは存在しないことである。ここで、前述したように、
フレーム同期信号としてはデータ中に発生しない特殊パ
ターンを用いることが望ましいので、上記Ｏランレング
スの４と７とが隣接しているパターンをフレーＪ・同期
信号として用いる。このパターンは、１００００１００
０００００１ ”にて表わされるものであり、元デー
タとして７ビツト分に相当する。
の第２表より理解されることは、正當な変調データの中
には、０ランレングスが４のパターンの後に７のパター
ンは存在しないことである。ここで、前述したように、
フレーム同期信号としてはデータ中に発生しない特殊パ
ターンを用いることが望ましいので、上記Ｏランレング
スの４と７とが隣接しているパターンをフレーＪ・同期
信号として用いる。このパターンは、１００００１００
０００００１ ”にて表わされるものであり、元デー
タとして７ビツト分に相当する。
一方、この変調方式においては、前述のように、０ラン
レングスが最小２を保証するものであり、従って、第１
表の変換表に基づくデータ領域と上記特殊パターンの両
方を満足するには、元データのフレーム同期信号領域の
先頭ビットに、第４図に示されている“１”のダミービ
ットを設けるとともに、変換後のフレーム同期信号領域
の末尾に２ビツトの“００”の信号を設けておく必要が
ある。つまり、フレーム同期信号として”００１０００
０１０００００００１００ ”の変換パターンを用いる
ことになる。この時データ領域の末尾のデータとの関係
で、第４図に示したような状態（１）。
レングスが最小２を保証するものであり、従って、第１
表の変換表に基づくデータ領域と上記特殊パターンの両
方を満足するには、元データのフレーム同期信号領域の
先頭ビットに、第４図に示されている“１”のダミービ
ットを設けるとともに、変換後のフレーム同期信号領域
の末尾に２ビツトの“００”の信号を設けておく必要が
ある。つまり、フレーム同期信号として”００１０００
０１０００００００１００ ”の変換パターンを用いる
ことになる。この時データ領域の末尾のデータとの関係
で、第４図に示したような状態（１）。
ｆ２１． ｆ３１が考えられるが、上記変換パターンを
用いているので、これらの各状態において、０ランレン
グス２が保証される。
用いているので、これらの各状態において、０ランレン
グス２が保証される。
次に、このようなパターンを得るための手段について述
べる。
べる。
変調器１に入力される元データ列ａには、フレーム単位
毎に少なくとも９ビツトのフレーム同期信号領域が設け
られている。その際、フレーム同期信号の元データパタ
ーンとして、先頭ビットが“１”であり、変換区分が末
尾ビットで完結するパターン、即ちデータ領域のデータ
を変化させないようなパターンを設ける。これらの元デ
ータはデータクロックｂにより変調器１に逐次入力され
、データクロックｂの２倍の周波数であるチャンネルク
ロックＣにより通常の変換データが変調器１より出力さ
れ、セレクタ２の一方に入力される。
毎に少なくとも９ビツトのフレーム同期信号領域が設け
られている。その際、フレーム同期信号の元データパタ
ーンとして、先頭ビットが“１”であり、変換区分が末
尾ビットで完結するパターン、即ちデータ領域のデータ
を変化させないようなパターンを設ける。これらの元デ
ータはデータクロックｂにより変調器１に逐次入力され
、データクロックｂの２倍の周波数であるチャンネルク
ロックＣにより通常の変換データが変調器１より出力さ
れ、セレクタ２の一方に入力される。
一方前述したような特殊パターンはフレーム同期信号発
生器３にて生成され、セレクタ２の他方に入力される。
生器３にて生成され、セレクタ２の他方に入力される。
この両方の信号は、元データ列をフレーム区分し、フレ
ーム同期信号領域を設けたフレーム同期コントロール信
号ｄにより切り換えられる。なお、この信号ｄは変調器
１により変換データがビットシフトしている分だけシフ
トレジスタ４によりビットシフトさせる必要がある。
ーム同期信号領域を設けたフレーム同期コントロール信
号ｄにより切り換えられる。なお、この信号ｄは変調器
１により変換データがビットシフトしている分だけシフ
トレジスタ４によりビットシフトさせる必要がある。
以上の手段により、セレクタ２からデータ中に発生しな
い特殊なパターンをフレーム同期信号として、変調され
た信号ｅが出力される。
い特殊なパターンをフレーム同期信号として、変調され
た信号ｅが出力される。
従来のフレーム同期信号付加回路は以上のように構成さ
れているので、フレーム同期信号長は最短９ビツトと長
いものになる。また、フレーム同期信号発生器３をメイ
ンの流れに対して並列に設けているため、１８ビツトの
データ発生器が必要となり、回路規模が大きくなるなど
の問題点かあった。
れているので、フレーム同期信号長は最短９ビツトと長
いものになる。また、フレーム同期信号発生器３をメイ
ンの流れに対して並列に設けているため、１８ビツトの
データ発生器が必要となり、回路規模が大きくなるなど
の問題点かあった。
この発明は、上記のような問題点を解消するためになさ
れたもので、入力信号のフレーム同期信号長が８ビツト
にて構成できるとともに、回路規模を大幅に縮小できる
ディジタル信号記録装置の変調回路を得ることを目的と
している。
れたもので、入力信号のフレーム同期信号長が８ビツト
にて構成できるとともに、回路規模を大幅に縮小できる
ディジタル信号記録装置の変調回路を得ることを目的と
している。
〔問題点を解決するための手段〕 □この発明に
係るディジタル信号記録装置の変調回路は、元データを
第３表に示す変換表に基づきチャンネル符号に変換する
ディジタル変調手段と、第３表に基づく変換をした後、
さらにそのチャンネル符号をシリアル状態にて二次変換
処理を加えてフレーム同期信号を生成するフレーＪ４同
期信号生成手段とを設け、通常の変換では発生しない信
号列をフレーム同期信号として得るようにしたものであ
る。
係るディジタル信号記録装置の変調回路は、元データを
第３表に示す変換表に基づきチャンネル符号に変換する
ディジタル変調手段と、第３表に基づく変換をした後、
さらにそのチャンネル符号をシリアル状態にて二次変換
処理を加えてフレーム同期信号を生成するフレーＪ４同
期信号生成手段とを設け、通常の変換では発生しない信
号列をフレーム同期信号として得るようにしたものであ
る。
この発明においては、第３表に示す変調方式により、０
ランレングスの最小は２、最大は７となり、また隣接す
る０ランレングスの発生確率が第４表に示すようになっ
て、０ランレングスが７のパターンの次に２のパターン
が隣接することはなく、従ってフレーム同期信号に用い
るデータ中に発生しない特殊パターンとして、″１００
０００００１００１ ”と比較的短かいパターンを用い
ることが可能となり、このパターンを生成するための回
路も小さくなる。
ランレングスの最小は２、最大は７となり、また隣接す
る０ランレングスの発生確率が第４表に示すようになっ
て、０ランレングスが７のパターンの次に２のパターン
が隣接することはなく、従ってフレーム同期信号に用い
るデータ中に発生しない特殊パターンとして、″１００
０００００１００１ ”と比較的短かいパターンを用い
ることが可能となり、このパターンを生成するための回
路も小さくなる。
第 ３ 表
但し、
（１） Ｄｌ 、Ｄ２は変換しようとする元データＤ
Ｑの１多１．２ビット目のデータ （２１ＤＡはＤｏの前１ビツト目のデータ（３）ＭＡ、
ＭＢ、ＭＣは変換された符号ＭＯ。
Ｑの１多１．２ビット目のデータ （２１ＤＡはＤｏの前１ビツト目のデータ（３）ＭＡ、
ＭＢ、ＭＣは変換された符号ＭＯ。
Ｍｌの前１，２．３ビツト目のデータ
（４）で−は“０”、○は“１”、例えば−ｂ１−はＤ
ｌのデータが“０″、ＭＢばＭｌ−３のデータが１″で
あることを示す。
ｌのデータが“０″、ＭＢばＭｌ−３のデータが１″で
あることを示す。
第 ４ 表
Ｐｒｅ：前のワードのランレングス
Ｐｏ５ｔ ： Ｐｒｅに続くワードのランレングス〔
実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、７は入力データをシリアル／パラレル変換
する第１のシフトレジスタ、８は上記パラレルデータよ
り第３表に従って１ビツトデータを２ピント符号に変換
するロジック回路、９は変換されたパラレルの２ビット
符号をシリアルに変換する第２のシフトレジスタ、１０
は変換された符号をロジック８に帰還するためのレジス
タとなる第３のシフトレジスタであり、上記第１゜第２
．第３のシフトレジスタ？、９．１０及びロジック回路
８により、入力データを第３表に基づいて変調するディ
ジタル変調手段が構成されている。１１はフレーム同期
信号を付加するためのウィンドウを生成するフリップフ
ロップ、１２は上記ウィンドウを生成するための第１の
ゲート、１３は第１のゲート１２の出力により、フレー
ム同期信号領域にデータ中に発生しない特殊パターンを
生成するための第２のゲートであり、上記フリップフロ
ップ１１及び第１．第２のゲート１２゜１３により、上
記ディジタル変調手段により一次変換されたデータを二
次変換してフレーム同期信号を生成するフレーム同期信
号生成手段が構成されている。
実施例〕 以下、この発明の一実施例を図について説明する。第１
図において、７は入力データをシリアル／パラレル変換
する第１のシフトレジスタ、８は上記パラレルデータよ
り第３表に従って１ビツトデータを２ピント符号に変換
するロジック回路、９は変換されたパラレルの２ビット
符号をシリアルに変換する第２のシフトレジスタ、１０
は変換された符号をロジック８に帰還するためのレジス
タとなる第３のシフトレジスタであり、上記第１゜第２
．第３のシフトレジスタ？、９．１０及びロジック回路
８により、入力データを第３表に基づいて変調するディ
ジタル変調手段が構成されている。１１はフレーム同期
信号を付加するためのウィンドウを生成するフリップフ
ロップ、１２は上記ウィンドウを生成するための第１の
ゲート、１３は第１のゲート１２の出力により、フレー
ム同期信号領域にデータ中に発生しない特殊パターンを
生成するための第２のゲートであり、上記フリップフロ
ップ１１及び第１．第２のゲート１２゜１３により、上
記ディジタル変調手段により一次変換されたデータを二
次変換してフレーム同期信号を生成するフレーム同期信
号生成手段が構成されている。
第２図は第１図に示された回路の各部の動作タイミング
を示したものであり、以下この第２図を参照して動作に
ついて説明する。
を示したものであり、以下この第２図を参照して動作に
ついて説明する。
まず、第１のシフトレタスタフに入力されるデータ列ｆ
は、データクロックｇにより１データビットづつ右にシ
フトされ、４ビツトのパラレルデータに変換される。こ
の入力データ列ｆには、フレーム同期信号（以下５ＹＮ
Ｃと記す）付加信号により５ＹＮＣ領域が設けられてお
り、この５ＹＮＣ領域のデータは０１１１００００ ″
のパターンになっている（第２図（ｆ）参照）。
は、データクロックｇにより１データビットづつ右にシ
フトされ、４ビツトのパラレルデータに変換される。こ
の入力データ列ｆには、フレーム同期信号（以下５ＹＮ
Ｃと記す）付加信号により５ＹＮＣ領域が設けられてお
り、この５ＹＮＣ領域のデータは０１１１００００ ″
のパターンになっている（第２図（ｆ）参照）。
上記４ビツトのパラレルデータは、第１のシフトレジス
タ７の０２出力より出力されるＤＱのデータｌを第３表
に従った２ビツトの符号に変換すべく、ロジック回路８
に入力される。さらにこのロジック回路８には、既に変
換された符号が３ビツト分（ＭＡ、ＭＢ、Ｍｃ）帰還さ
れ入力されている。ロジック回路８は、これらの７人力
のデータより下記論理式に基づきＤＯをＭＯとＭｌの２
ビット符号に変換し、第２のシフトレジスタ９に出力す
る。
タ７の０２出力より出力されるＤＱのデータｌを第３表
に従った２ビツトの符号に変換すべく、ロジック回路８
に入力される。さらにこのロジック回路８には、既に変
換された符号が３ビツト分（ＭＡ、ＭＢ、Ｍｃ）帰還さ
れ入力されている。ロジック回路８は、これらの７人力
のデータより下記論理式に基づきＤＯをＭＯとＭｌの２
ビット符号に変換し、第２のシフトレジスタ９に出力す
る。
ＭＯ−ＶＷ−π■・ （■）０ ・ＤＩ十石丁・Ｉ丁・
（Ｄｒ →−ＤＡ −Ｄｌ ・Ｍτ））Ｍｌ −Ｄｌ
・ （Ｄｏ−ＭＢ＋Ｄｏ ・（■τ・ππ＋Ｄｘ
−ＭＢ＞） ここで注目すべきことは、５ＹＮＣ領域の変換さ糺た符
号列がその領域の前後に隣接するデータに影響されず、
“００１００００１００１００１００”のパターンに固
定されている点である。これは５ＹＮＣ領域の元データ
列とし゛Ｃ先聞ビットより０１１・・・ ”のパターン
を用いるため、先頭の“０”に対する変換符号は必らず
“００”であり、末尾３ビツトに“０００″を用いて末
尾ビット“０”に対して“ＯＯ”の符号に変換されるよ
うにしているためである。
（Ｄｒ →−ＤＡ −Ｄｌ ・Ｍτ））Ｍｌ −Ｄｌ
・ （Ｄｏ−ＭＢ＋Ｄｏ ・（■τ・ππ＋Ｄｘ
−ＭＢ＞） ここで注目すべきことは、５ＹＮＣ領域の変換さ糺た符
号列がその領域の前後に隣接するデータに影響されず、
“００１００００１００１００１００”のパターンに固
定されている点である。これは５ＹＮＣ領域の元データ
列とし゛Ｃ先聞ビットより０１１・・・ ”のパターン
を用いるため、先頭の“０”に対する変換符号は必らず
“００”であり、末尾３ビツトに“０００″を用いて末
尾ビット“０”に対して“ＯＯ”の符号に変換されるよ
うにしているためである。
このようにして変換された２ピツ１の符号は、データク
ロックｇ毎にロードパルスｊにより第２のシフトレジス
タ９にロードされ、データクロックｇの２倍の周波数を
有するチャンネルクッロクｋによりシリアルデータｌと
して出力される。この出力されたデータ列ｌは、上記ロ
ジック回路８にその情報の一部を帰還するため、第３の
シフトレジスタ１０に入力される。
ロックｇ毎にロードパルスｊにより第２のシフトレジス
タ９にロードされ、データクロックｇの２倍の周波数を
有するチャンネルクッロクｋによりシリアルデータｌと
して出力される。この出力されたデータ列ｌは、上記ロ
ジック回路８にその情報の一部を帰還するため、第３の
シフトレジスタ１０に入力される。
以上までの説明は、５ＹＮＣ＠域をもたせた元データ列
ｆが第３表に従ってｉｔｌ常の変調を受けるまでであり
、−次変換を示したものである。
ｆが第３表に従ってｉｔｌ常の変調を受けるまでであり
、−次変換を示したものである。
この状態におりる変調データのＯランレングスの発生確
率は第４表に示す通りであり、最小が２゜最大が７とな
る。さらに隣接パターンとして、０ランレングスが７の
パターンの後に２のパターンが続くことはない。
率は第４表に示す通りであり、最小が２゜最大が７とな
る。さらに隣接パターンとして、０ランレングスが７の
パターンの後に２のパターンが続くことはない。
従って、二次変換によりデータ中に発生しない特殊パタ
ーンとして、上記のように、０ランレングスが７の後に
２が続くパターンを５ＹＮＣ領域に設ければ良い。
ーンとして、上記のように、０ランレングスが７の後に
２が続くパターンを５ＹＮＣ領域に設ければ良い。
以下にその二次変換について説明する。
−次変換により得られた５ＹＮＣ領域のバターンは、前
述のように００１００００１００１００１００”である
。５ＹＮＣとして、データ中に発生しない特殊パターン
を上記パターンより生成するには、５ＹＮＣ領域の８チ
ャンネルビット目の“１”を“０”にすることにより得
られることは明白である。
述のように００１００００１００１００１００”である
。５ＹＮＣとして、データ中に発生しない特殊パターン
を上記パターンより生成するには、５ＹＮＣ領域の８チ
ャンネルビット目の“１”を“０”にすることにより得
られることは明白である。
具体的には以下の手段によりそれを達成する。
まず、−次変換により得られた変調データｌを第３のシ
フトレジスタ１０の０２出力よりデータｍとして出力す
る。その出力データｍのタイミングは、第２図に示され
ているように、元データ列ｆより９チヤンネルピント遅
れたものになっている。
フトレジスタ１０の０２出力よりデータｍとして出力す
る。その出力データｍのタイミングは、第２図に示され
ているように、元データ列ｆより９チヤンネルピント遅
れたものになっている。
一方、元データ時の５ＹＮＣ付加信付加色、それをフリ
ップフロップ１１により１データビット遅らせた信号と
を第１のゲー）１２に入力し、これより５ＹＮＣ領域中
の“１″を抜くウィンドｎを設ける。このようにして得
られたデータｍとウィンドｎとを第２のゲート１３に入
力することにより、５ＹＮＣ領域の８ビツト目は０″に
なり、５ＹＮＣパターンは００１０００００００１００
１００ ”が得られ、変調出力Ｏとして出力される。
ップフロップ１１により１データビット遅らせた信号と
を第１のゲー）１２に入力し、これより５ＹＮＣ領域中
の“１″を抜くウィンドｎを設ける。このようにして得
られたデータｍとウィンドｎとを第２のゲート１３に入
力することにより、５ＹＮＣ領域の８ビツト目は０″に
なり、５ＹＮＣパターンは００１０００００００１００
１００ ”が得られ、変調出力Ｏとして出力される。
以上の手段により、５ＹＮＣパターンはデータ中に存在
しない特殊パターンとなり、かつ記録信号としてθラン
レングスが最小２．最大７である変調特性を劣化させる
ことのないフレーム同期信号が得られる。
しない特殊パターンとなり、かつ記録信号としてθラン
レングスが最小２．最大７である変調特性を劣化させる
ことのないフレーム同期信号が得られる。
このように本実施例では、第３表の変換アルゴリズムを
用いてディジタル変調を行なうようにしたので、入力信
号中のフレーム同期信号を８ビツト長とすることができ
る。また、変調後のフレーム同期信号を、通常変調して
得られる一次変換データを二次変換処理して生成するよ
うにしたので、従来のようなフレーム同期信号発生器が
不要となり、回路規模を縮小することができる。
用いてディジタル変調を行なうようにしたので、入力信
号中のフレーム同期信号を８ビツト長とすることができ
る。また、変調後のフレーム同期信号を、通常変調して
得られる一次変換データを二次変換処理して生成するよ
うにしたので、従来のようなフレーム同期信号発生器が
不要となり、回路規模を縮小することができる。
なお、上記実施例では５ＹＮＣ領域のデータを“０１１
１００００ ″として説明したが、これは“０１１１１
０００ ”の元データでも、−次変換後の５ＹＮＣ領域
の７チャンネルビット目に立つ１″を“０″にすること
により上記同様のパタ−ンのフレーム同期信号が得られ
、上記実施例と同様の効果を奏する。
１００００ ″として説明したが、これは“０１１１１
０００ ”の元データでも、−次変換後の５ＹＮＣ領域
の７チャンネルビット目に立つ１″を“０″にすること
により上記同様のパタ−ンのフレーム同期信号が得られ
、上記実施例と同様の効果を奏する。
以」二のように、この発明によれば、ディジタル変調方
式としてＳ１変換表に示される変換アルゴリズムを用い
たので、入力信号中のフレーム同期信号としてのデータ
中に発生しない特殊パターンを８ビツト長にて実現でき
、また上記特殊パターンを、通電変調して得られる一次
変換データを二次変換処理して得るようにしたので、従
来に比し回路規模が縮小できる効果がある。
式としてＳ１変換表に示される変換アルゴリズムを用い
たので、入力信号中のフレーム同期信号としてのデータ
中に発生しない特殊パターンを８ビツト長にて実現でき
、また上記特殊パターンを、通電変調して得られる一次
変換データを二次変換処理して得るようにしたので、従
来に比し回路規模が縮小できる効果がある。
第１図はこの発明の一実施例によるディジタル信号記録
装置の変調回路の回路図、第２図は該回路のタイミング
チャート図、第３図ば従来のディジタル信号記録装置の
変調回路の回路図、第４図は該従来回路において生成さ
れるフレーム同期信号パターンの状態を示す図である。 ７・・・第１のシフ１−レジスタ、８・・・ロジック回
路、９・・・第２のシフトレジスタ、１０・・・第３の
シフトレジスタ、１１・・・フリップフロップ、１２・
・・第１のゲート、１３・・・第２のゲート。
装置の変調回路の回路図、第２図は該回路のタイミング
チャート図、第３図ば従来のディジタル信号記録装置の
変調回路の回路図、第４図は該従来回路において生成さ
れるフレーム同期信号パターンの状態を示す図である。 ７・・・第１のシフ１−レジスタ、８・・・ロジック回
路、９・・・第２のシフトレジスタ、１０・・・第３の
シフトレジスタ、１１・・・フリップフロップ、１２・
・・第１のゲート、１３・・・第２のゲート。
Claims (2)
- （１）入力ディジタル信号をフレーム同期信号とデータ
とを含むフレーム信号の単位毎に、かつ時系列的に連続
して変調、記録するディジタル信号記録装置の変調回路
であって、上記入力信号の１データビットを下記Ｓ１変
換表に基づいて２ビット符号に変換するディジタル変調
手段と、上記入力信号のフレーム同期信号領域中のデー
タを上記ディジタル変調手段で変調して得られるデータ
からフレーム同期信号として“００１０００００００１
００１００”の１６チャンネルビット長の符号列を得る
フレーム同期信号生成手段とを備えたことを特徴とする
ディジタル信号記録装置の変調回路。 - （２）上記入力信号のフレーム同期信号領域のデータは
“０１１１００００”もしくは“０１１１１０００”で
あり、上記ディジタル変調手段は、上記入力信号のフレ
ーム同期信号領域のデータを“００１００００１００１
００１００”もしくは“００１０００１０００１００１
００”の符号列に一次変換するものであり、上記フレー
ム同期信号生成手段は、該一次変換されたデータを“０
０１０００００００１００１００”のフレーム同期信号
に二次変換するものであることを特徴とする特許請求の
範囲第１項記載のディジタル信号記録装置の変調回路。 Ｓ１変換表 但し、 Ａ、Ｂ：１ビットのもつ２種類のパターン （“１”ｏｒ“０”） Ｄ＿１、Ｄ＿２：変換しようとする元データＤ＿０の後
１ビット目、２ビット目のデータ Ｄ＿Ａ：Ｄ＿０の１ビット前のデータ Ｍ＿Ａ、Ｍ＿Ｂ、Ｍ＿Ｃ：変換された符号化データの前
１ビット目、２ビット目、３ビット目のデータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25344184A JPH0656699B2 (ja) | 1984-11-29 | 1984-11-29 | デイジタル信号記録装置の変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25344184A JPH0656699B2 (ja) | 1984-11-29 | 1984-11-29 | デイジタル信号記録装置の変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131269A true JPS61131269A (ja) | 1986-06-18 |
| JPH0656699B2 JPH0656699B2 (ja) | 1994-07-27 |
Family
ID=17251440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25344184A Expired - Fee Related JPH0656699B2 (ja) | 1984-11-29 | 1984-11-29 | デイジタル信号記録装置の変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656699B2 (ja) |
-
1984
- 1984-11-29 JP JP25344184A patent/JPH0656699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656699B2 (ja) | 1994-07-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |