JPS61131125A - Information processing unit - Google Patents
Information processing unitInfo
- Publication number
- JPS61131125A JPS61131125A JP25334384A JP25334384A JPS61131125A JP S61131125 A JPS61131125 A JP S61131125A JP 25334384 A JP25334384 A JP 25334384A JP 25334384 A JP25334384 A JP 25334384A JP S61131125 A JPS61131125 A JP S61131125A
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- JP
- Japan
- Prior art keywords
- signal
- microprogram
- flag
- intermission
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマイクロプログラム制御方式の情報処理装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an information processing device using a microprogram control method.
従来のマイクロプログラム制御方式の情報処理装置にお
いては、マイクロプログラムの実行途中で動作を中断さ
せたい場合にはマイクロプログラムアドレスマツチによ
りマイクロプログラムを停止させるか、マイクロプログ
ラムが書換え可能制御記憶(WO2)上にあるものでは
中断させたいプログラムの1ステツプを無条件分岐のマ
イクロ命令に書き換えることにより中断を行っていた。In conventional microprogram control type information processing devices, if you want to interrupt the operation of a microprogram in the middle of its execution, you can either stop the microprogram by a microprogram address match, or write the microprogram to a rewritable control memory (WO2). In the previous version, the program was interrupted by rewriting one step of the program to be interrupted into an unconditional branch microinstruction.
前記マイクロプログラムアドレスマツチでは1アドレス
に対しての中断しか実行できないという欠点があり、マ
イクロ命令を書換える方法ではプログラムの内容が変わ
っているため、次にプログラムを再開する場合に正しく
再開できないという欠点があった。The disadvantage of the above-mentioned microprogram address match is that it is only possible to interrupt a single address, while the method of rewriting the microinstruction has the disadvantage that the next time the program is restarted, it cannot be restarted correctly because the contents of the program have changed. was there.
本発明は前記従来技術の欠点を解消し、マイクロプログ
ラムの動作に影響を与えることなく、マイクロプログラ
ムを中断させ得るポイントを複数個設定可能とすること
を目的とする。SUMMARY OF THE INVENTION An object of the present invention is to eliminate the drawbacks of the prior art described above and to make it possible to set a plurality of points at which a microprogram can be interrupted without affecting the operation of the microprogram.
本発明はマイクロプログラムの格納されている制御記憶
内にマイクロプログラムの中断用のフラグビット(以下
ブレークフラグと称す)列を記憶させておき、マイクロ
プログラムの読出しと同時にブレークフラグも読出し、
このブレークフラグによりマイクロプログラムの中断禁
止の許可/解除を制御することによりその目的を達成で
きるようにしたものである。The present invention stores a flag bit string (hereinafter referred to as break flag) for interrupting the microprogram in the control memory where the microprogram is stored, and reads the break flag at the same time as reading the microprogram.
This purpose is achieved by controlling permission/cancellation of prohibition of microprogram interruption using this break flag.
C発明の実施例〕
第1図は本発明の一実施例を示したものであり、Aがマ
イクロプログラム制御方式の情報処理装置、Bはサービ
スプロセッサである。また、(1)はマイクロプログラ
ムのアドレスレジスタ、(2)はマイクロプログラムの
格納されている制御記憶、(3)は制御記憶(2)内に
格納されたマイクロプログラムの中断用のフラグビット
列(ブレークフラグ)、(4)は中断禁止の許可/解除
の状態を制御するステータスレジスタ、(5)は中断を
禁止するANDゲート、(6)はマイクロプログラム中
断を制御するフリップフロップ(F/F)、(7)は中
断解除のだめのフリップフロップ(6)のクリア信号、
(8)はサービスプロセッサ(B)への中断信号、(9
)は情報処理装置Aのクロック禁止信号である。C Embodiment of the Invention] FIG. 1 shows an embodiment of the invention, in which A is a microprogram control type information processing device and B is a service processor. In addition, (1) is the address register of the microprogram, (2) is the control memory where the microprogram is stored, and (3) is the flag bit string (break bit string) for interrupting the microprogram stored in the control memory (2). flag), (4) is a status register that controls permission/cancellation of interrupt prohibition, (5) is an AND gate that prohibits interrupt, (6) is a flip-flop (F/F) that controls microprogram interrupt, (7) is the clear signal of the flip-flop (6) for canceling the interruption;
(8) is an interrupt signal to the service processor (B), (9
) is a clock prohibition signal of information processing device A.
次に第1図の動作を説明する。まず、アドレスレジスタ
(1)に従い、制御記憶(2)よりマイクロプログラム
のマイクロ命令が読み出される。それと同時に制御記憶
(2)から上記マイクロ命令に対応するマイクロプログ
ラム中断用のフラグビット(3)(ブレークフラグ)も
読出される。Next, the operation shown in FIG. 1 will be explained. First, microinstructions of the microprogram are read from the control memory (2) according to the address register (1). At the same time, a flag bit (3) for interrupting the microprogram (break flag) corresponding to the microinstruction is also read from the control memory (2).
中断の禁止/許可は外部から書換えの可能なステータス
レジスタ(4) (、プログラムステータスワードの1
ビツト1°割当てるなどの方法”゛ある)に
1格納されているが、中断禁止の場合はANDゲート
(5)によってブレークフラグの出力は禁止される。To disable/enable interrupts, use the externally rewriteable status register (4) (1 of the program status word).
There are methods such as assigning 1 degree bit.
1 is stored, but if interruption is prohibited, the output of the break flag is prohibited by the AND gate (5).
許可の場合にはブレークフラグはANDゲート(5)を
通ってツーリップフロップ(6)に取込まれる。In case of permission, the break flag is taken through an AND gate (5) into a two-lip-flop (6).
即ちフリップフロップ(6)がセットする。ブレークフ
ラグが711 Itの場合、フリップフロップ(6)の
出力(8)(9)は真となる。この出力信号のうち信号
(9)はクロック禁止信号であり、クロックを禁止する
ことにより、動作を中断させる。信号(8)は情報処理
装置Aの動作が中断したことをサービスプロセッサBに
知らせる信号であり、この信号によってサービスプロセ
ッサBは情報処理装置Aの内部レジスタのリード等を実
行し、処理再開信号(7)を出力する。サービスプロセ
ッサBからの信号(7)によりフリップフロップ(6)
をクリアしてクロック禁止信号(9)を偽にすることに
よって情報処理袋[Aの動作は再開される。That is, the flip-flop (6) is set. When the break flag is 711 It, outputs (8) and (9) of flip-flop (6) are true. Among these output signals, signal (9) is a clock prohibition signal, and by prohibiting the clock, the operation is interrupted. Signal (8) is a signal that notifies service processor B that the operation of information processing device A has been interrupted. This signal causes service processor B to read the internal register of information processing device A, etc., and sends a processing restart signal ( 7) is output. The signal (7) from service processor B causes the flip-flop (6) to
The operation of the information processing bag [A is restarted by clearing the clock disable signal (9) and making it false.
尚、フリップフロップ(6)の出力による動作中断再開
は上記動作の一例であり、他にも信号(9)によってア
ドレスレジスタ(1)の内容を切換えることによりマイ
クロプログラムの特定番地で処理を行ってから動作を再
開する方法等も考えられる。Note that the interruption and resumption of operation by the output of the flip-flop (6) is an example of the above operation, and there are also other operations such as processing at a specific address of the microprogram by switching the contents of the address register (1) by the signal (9). Another possible method is to restart the operation from the beginning.
本発明は以上のようになるものであって、制御記憶内に
ブレークフラグをそれぞれのアドレスに対して1ビツト
ず、つ持たせた事により動作を中断するポイントとして
複数の設定が可能となる。また動作を中断した後で、マ
イクロプログラムの動作を乱すことなく処理を再開する
ことができる。The present invention is as described above, and by providing one bit of break flags for each address in the control memory, it is possible to set a plurality of points at which the operation is interrupted. Furthermore, after interrupting the operation, it is possible to restart the process without disturbing the operation of the microprogram.
等の効果が得られる。Effects such as this can be obtained.
第1図は本発明の一実施例を示すブロック図である。
l;アドレスレジスタ、 2:制御記憶、3;ブレー
クフラグ、 4:ステータスレジスタ。
5;ANDゲート、6;中断制御用フリップフロップ、
7;クリア信号、 8;中断信号、9;禁止信
号、 A;情報処理装置、B;サービスプロ
セッサ。FIG. 1 is a block diagram showing one embodiment of the present invention. l: address register, 2: control memory, 3: break flag, 4: status register. 5; AND gate; 6; flip-flop for interruption control;
7; clear signal; 8; interrupt signal; 9; prohibition signal; A; information processing device; B; service processor.
Claims (1)
マイクロプログラムの格納されている制御記憶内に、マ
イクロプログラム実行後に動作を中断するか否かを表わ
すブレークフラグと、動作中断の禁止/許可を制御する
ための外部から書き換え可能なステータスレジスタと、
このステータスレジスタの出力により前記ブレークフラ
グの出力を制御する手段と、この手段にて中断許可と判
別された時に前記マイクロプログラムの動作を中断し、
ある処理を行なった後にマイクロプログラム動作を再開
する手段とを有することを特徴とする情報処理装置。An information processing device using a microprogram control method,
A break flag indicating whether or not to interrupt operation after execution of the microprogram is contained in a control memory in which the microprogram is stored, and an externally rewritable status register for controlling prohibition/permission of interruption of operation;
means for controlling the output of the break flag based on the output of the status register, and suspending the operation of the microprogram when the means determines that suspension is permitted;
An information processing device comprising means for restarting microprogram operation after performing a certain process.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25334384A JPS61131125A (en) | 1984-11-30 | 1984-11-30 | Information processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25334384A JPS61131125A (en) | 1984-11-30 | 1984-11-30 | Information processing unit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61131125A true JPS61131125A (en) | 1986-06-18 |
Family
ID=17250004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25334384A Pending JPS61131125A (en) | 1984-11-30 | 1984-11-30 | Information processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61131125A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03292544A (en) * | 1990-04-11 | 1991-12-24 | Matsushita Electric Ind Co Ltd | Microprocessor debugging device |
US5701436A (en) * | 1995-01-31 | 1997-12-23 | Fujitsu Limited | Information processing apparatus including synchronous storage having backup registers for storing the latest sets of information to enable state restoration after interruption |
-
1984
- 1984-11-30 JP JP25334384A patent/JPS61131125A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03292544A (en) * | 1990-04-11 | 1991-12-24 | Matsushita Electric Ind Co Ltd | Microprocessor debugging device |
US5701436A (en) * | 1995-01-31 | 1997-12-23 | Fujitsu Limited | Information processing apparatus including synchronous storage having backup registers for storing the latest sets of information to enable state restoration after interruption |
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