JPS61127222A - Pulse generator - Google Patents

Pulse generator

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Publication number
JPS61127222A
JPS61127222A JP59251211A JP25121184A JPS61127222A JP S61127222 A JPS61127222 A JP S61127222A JP 59251211 A JP59251211 A JP 59251211A JP 25121184 A JP25121184 A JP 25121184A JP S61127222 A JPS61127222 A JP S61127222A
Authority
JP
Japan
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output
circuit
pulse
address
terminal
Prior art date
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Pending
Application number
JP59251211A
Other languages
Japanese (ja)
Inventor
Munehisa Furuya
古谷 宗久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS61127222A publication Critical patent/JPS61127222A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To obtain plural sets of output pulses without complicating the constitution by using a memory circuit in place of a counter deciding a pulse width and a pulse interval, setting the memory circuit so that each bit corresponds to each output pulse and scanning an address corresponding to a time axis of the memory circuit in a prescribed time. CONSTITUTION:In an address switch 19, the content of an address counter 18 inputted to a terminal B is outputted from a terminal Q to make address designation for a memory circuit 24. In writing information to the circuit 24, an operation control circuit 1 transmits information 3 to a data register 16 generated from a gate circuit 22 by using a Q output of an FF21 and an inverted reference clock 2b and the said information is written in the circuit 24. Each count of the address counter is fed to the circuit 24 through the switch 19 and the address is scanned sequentially at each cycle of a clock 2a. An output of the circuit 24 is fed to output pulse generating FF25-1-25-n. When one output of the FF25 goes to H, an output of an output effective pulse detection circuit 26 goes to H, and an output of a gate circuit 28 is a write pulse to the circuit 24.

Description

【発明の詳細な説明】 〔座業上の利用分野〕 この発明は一定パルスーで、一定くり返し周波数を持つ
パルスはもちろんのこと、非周期的に1パルス元生毎に
パルス幅、パルス間隔を変えることが可能であるパルス
発生装置に関するものである。
[Detailed description of the invention] [Field of application for sedentary work] This invention not only generates a constant pulse with a constant repetition frequency, but also changes the pulse width and pulse interval aperiodically for each pulse generation. The present invention relates to a pulse generator capable of

〔従来の技術〕[Conventional technology]

便米、この種の装置として第4図に示すものがアッタ。 An example of this type of device is an atta, as shown in Figure 4.

図において、(1)は演算制御回路、(2)ハ所望の出
力パルスのパルス間隔およびパルス1陥等を決めるため
に使用する基準クロック党生回路、(2a)は基準クロ
ック発生回路(2)′の出力である参早クロック、(3
)は演算制御回路(1)からパルス間隔およびパルス@
ケ畑定するデータライン、(4)はデ−タライン(3)
の内容がパルス間隔であることを示すパルス間隔ストロ
ーブ信号、(5)はデータライン(3)の内容がパルス
幅であることを示すパルス幅ストローブ信号、(6)は
端子りに入力するデータライン(3)の内容を端子Tに
入力するとともに、パルス間隔ストローブ信号(4)で
記憶し、その内容を端子Qから出力するパルス間隔レジ
スタ、(7)は端子りに入力するデータライン(3)の
内容を端子Tに入力するパルス幅ストローブ信号(5)
で記憶し、その内容を端子Qから出力するパルス幅レジ
スタである。
In the figure, (1) is an arithmetic control circuit, (2) is a reference clock generation circuit used to determine the pulse interval of the desired output pulse and pulse 1 error, etc., and (2a) is a reference clock generation circuit (2). ′ output clock, (3
) is the pulse interval and pulse @ from the arithmetic control circuit (1).
Data line to be determined, (4) is data line (3)
(5) is a pulse width strobe signal indicating that the content of data line (3) is a pulse width, (6) is a data line input to terminal 1. The contents of (3) are input to terminal T, the pulse interval register is stored as a pulse interval strobe signal (4), and the contents are output from terminal Q. (7) is the data line (3) input to terminal Pulse width strobe signal (5) that inputs the contents of to terminal T
This is a pulse width register that stores the contents at terminal Q and outputs the contents from terminal Q.

(8)はパルス間隔ダウンカウンタで、端子Eがl’−
H」レベルで端子りが「L」レベルの時、端子Tに入力
する基準クロック(2a)毎にカウントダウンし、その
内容の全ビットがrLJレベルになった時、端子COか
ら「H」レベルの信号を出し、端子りがrI(Jレベル
の時、端子DVc入力するパルス間隔レジスタ(6)の
端子Qの内容が基準クロック(2a)の入力でカウンタ
の値となるようになっている0(9)はパルス間隔ダウ
ンカウンタ(8)と同体の作製をするパルス幅ダウンカ
ウンタである。
(8) is a pulse interval down counter, and terminal E is l'-
When the terminal RI is at the "H" level and the terminal is at the "L" level, it counts down every reference clock (2a) input to the terminal T, and when all bits of the contents reach the rLJ level, the "H" level is output from the terminal CO. When the signal is output and the terminal R is at rI (J level, the contents of the terminal Q of the pulse interval register (6) input to the terminal DVc become the counter value at the input of the reference clock (2a). 9) is a pulse width down counter manufactured in the same manner as the pulse interval down counter (8).

(10)はパルス出力フリップフロップで、端子Jにパ
ルス間隔ダウンカウンタ(8)の端子COの出力が入力
され、端子Kにパルス幅ダウ7カウンタ(9)の端子C
Oの出力が入力され、端子Tに基準クロック(2a)が
入力され、端子Qから出力を送出するものである。lは
パルス発生完了フリップフロップであシ、端子Jにパル
ス幅ダウンカウンタ(9)の端子COの出力が入力され
、端子Kに演算制御回路(1)のリセット指令信号りが
入力され、端子TK基準クロック(2a)が入力され、
端子Qの出力を演X fltlJ 4回路(1)に送出
するように構成されている。
(10) is a pulse output flip-flop, the output of the terminal CO of the pulse interval down counter (8) is input to the terminal J, and the output of the terminal C of the pulse width down 7 counter (9) is input to the terminal K.
The output of O is inputted, the reference clock (2a) is inputted to terminal T, and the output is sent out from terminal Q. 1 is a pulse generation completion flip-flop, the output of the terminal CO of the pulse width down counter (9) is input to the terminal J, the reset command signal of the arithmetic control circuit (1) is input to the terminal K, and the output of the terminal CO of the pulse width down counter (9) is input to the terminal K. The reference clock (2a) is input,
It is configured to send the output of the terminal Q to the circuit (1).

(131はパルス出力フリップフロップσ■の出力で、
所望の出力パルスである。なお、パルス出力フリップフ
ロップ(101およびパルス発生完了フリップフロップ
lはいわゆるJ−にフリップフロップといわれるもので
、端子JとKがどちらも「H」の時、基準クロック(2
a)の到来で状態が反転し、端子JがrI(Jで端子K
がrLJQ時、基準クロック(2)の到来で端子Qが1
4J、端にQがrLJレベルとなり、端子JがrLJで
端子Kが「H」の時、基準クロック(2a)の到来で端
子Qがl’−LJ、端子Qが「H」レベルとなる。
(131 is the output of the pulse output flip-flop σ■,
is the desired output pulse. The pulse output flip-flop (101) and the pulse generation completion flip-flop l are so-called J- flip-flops, and when both terminals J and K are at "H", the reference clock (2
With the arrival of a), the state is reversed, and terminal J becomes rI (J and terminal K
When rLJQ, terminal Q becomes 1 upon arrival of reference clock (2).
4J, at the end Q becomes rLJ level, and when terminal J is rLJ and terminal K is "H", the arrival of the reference clock (2a) causes terminal Q to become l'-LJ and terminal Q becomes "H" level.

つぎに動作について説明する。第4図の動作を示すタイ
ミングチャートを第5図に示す。
Next, the operation will be explained. A timing chart showing the operation of FIG. 4 is shown in FIG.

パルス間隔ダウンカウンタ(8)が基準クロック(2a
)のパルス(第5図(A))が入力する毎にカウントダ
ウンし、その値がOになった時(第5図Φ))、端子C
Oが「H」レベルになる(第5図(C) )。
The pulse interval down counter (8) is connected to the reference clock (2a
) counts down each time the pulse (Fig. 5 (A)) is input, and when the value reaches O (Fig. 5 Φ)), the terminal C
O becomes "H" level (Figure 5 (C)).

この「H」レベルの信号で、っぎの基準クロック(21
!L ) (7)パルス到来によ)、パルス出力フリッ
プフロップ1αが作動し、出力パルスlが「H」レベル
になる(第5図0)。これと同時にパルス間隔ダウンカ
ウンタ(8)の内容はパルス間隔レジスタ(6)の内容
〔第5図では11の値〕になる。
With this “H” level signal, the reference clock (21
! (7) Due to the arrival of the pulse), the pulse output flip-flop 1α is activated, and the output pulse l becomes the "H" level (FIG. 5, 0). At the same time, the contents of the pulse interval down counter (8) become the contents of the pulse interval register (6) (value 11 in FIG. 5).

一方、パルス幅ダウンカウンタ(9)は上記フリップフ
ロップ(10)の出力パルスlが「H」レベルの間、基
準クロック(2a)の到来毎にカウントダウンになる作
動を行なう。そしてこのパルス幅ダウンカウンタ(9)
の内容が0になると(第5図(ト))、その端子COは
rf(Jレベルになる(第5図0)。
On the other hand, the pulse width down counter (9) performs an operation of counting down every time the reference clock (2a) arrives while the output pulse l of the flip-flop (10) is at the "H" level. And this pulse width down counter (9)
When the content of becomes 0 (FIG. 5 (g)), the terminal CO becomes rf (J level (FIG. 5 0)).

この「H」レベル信号はパルス出力フリップフロッグ側
の端子におよびパルス発生完了7リツプフロツプIの端
子Jに供給されるので、次の基準クロック(2a)のパ
ルスが到来すると、出力パルス(13)は「L」となり
、またパルス発生完了フリップフロップlの端子Qは「
H」レベルとなる(第5図g))。出力パルス(131
がパルス幅ダウンカウンタ(9)の端子Eに供給されて
いるので、出力パルス日がrLJレベルになると、パル
ス幅ダウンカウンタ(9)の作動は停止する。パルス発
生完了フリップフロップ(1])の端子Qが「H」レベ
ルになったことを演算制御回路(1)が検知し、出力パ
ルス(2)が発生したことを知る。
This "H" level signal is supplied to the terminal on the pulse output flip-flop side and to the terminal J of the pulse generation completed 7 flip-flop I, so when the next reference clock (2a) pulse arrives, the output pulse (13) is The level becomes "L", and the terminal Q of the pulse generation completion flip-flop l becomes "L".
H level (Fig. 5g)). Output pulse (131
is supplied to the terminal E of the pulse width down counter (9), so when the output pulse date reaches the rLJ level, the operation of the pulse width down counter (9) stops. The arithmetic control circuit (1) detects that the terminal Q of the pulse generation completion flip-flop (1]) has become "H" level, and knows that the output pulse (2) has been generated.

パルス間隔およびパルス物を変化させたい時、演算制御
回路(1)はデータライン(3)にその1直をのせて、
パルス間隔ストローブ(4)(第5図0)およびパルス
幅ストローブ信号(5)(第5図(I> )を送り、パ
ルス間隔レジスタ(6)およびパルス幅レジスタ(7)
にその11(第5図(K)ではそれぞれ15.7)を記
憶させる。その彼、演算制御回路(1)はリセット指令
信号1121(第5図(J))を送り、レジスタ+61
 、 (7)への値の設定が完了したことを知らせる。
When it is desired to change the pulse interval and pulse object, the arithmetic control circuit (1) puts one shift on the data line (3),
Sends pulse interval strobe (4) (Figure 5 0) and pulse width strobe signal (5) (Figure 5 (I>)) to register pulse interval register (6) and pulse width register (7).
11 (each 15.7 in FIG. 5(K)) is stored in the memory. Then, the arithmetic control circuit (1) sends a reset command signal 1121 (Fig. 5 (J)) and register +61.
, informs that the value setting for (7) has been completed.

このリセット指令信号t121によシ、パルス発生完了
フリップフロップ(社)の端子QはrLJレベルになる
。パルス間隔レジスタ(8)は作動を続けているが、そ
の値が0となった時、再びその端子COは「H」レベル
になる。この「H」レベル信号により、つぎの基準クロ
ック(2a)のパルスが到来すれは、出力パルスΩが「
H」レベルになると同時に、パルス間隔ダウンカウンタ
(8)とパルス幅ダウンカウンメ(9)には、それぞれ
パルス間隔レジスタ(6)およびパルス幅レジスタ(7
)の内容が設定される(第5図の例ではそれぞれ15,
7である)。以上の作動がくり返され、第6図に示すよ
うな任意のパルス間隔とパルス幅を持つパルスが発生さ
れる。
As a result of this reset command signal t121, the terminal Q of the pulse generation completion flip-flop becomes rLJ level. The pulse interval register (8) continues to operate, but when its value becomes 0, its terminal CO becomes "H" level again. Due to this "H" level signal, when the next reference clock (2a) pulse arrives, the output pulse Ω becomes "
At the same time, the pulse interval down counter (8) and pulse width down counter (9) are set to the pulse interval register (6) and pulse width register (7), respectively.
) are set (15 and 15 respectively in the example in Figure 5).
7). The above operations are repeated to generate pulses having arbitrary pulse intervals and pulse widths as shown in FIG.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のパルス発生装置は以上のように構成されているの
で、?J!IIKのパルス出力を得るには、第4図にお
ける演算制御回路(1)以外の各回路を、得たいパルス
出力の数と同等の数量たけを必要とする。
Since the conventional pulse generator is configured as above,? J! In order to obtain the pulse output of IIK, each circuit other than the arithmetic control circuit (1) in FIG. 4 is required to have a quantity equivalent to the number of pulse outputs to be obtained.

また1つのパルス出力−を得るにも、レジスタ、カウン
タを昼食とする。したがって複数組のパルス出力を侍る
Kは回路の規模が大きくなるという欠点があった。
Also, to obtain one pulse output, a register and a counter are used. Therefore, K, which handles a plurality of sets of pulse outputs, has the disadvantage that the scale of the circuit becomes large.

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、構成の複雑化や回路規模の増大化
を招くことなく、複数の出力パルスを容易に得ることが
できるパルス発生装置を提供することを目的としている
This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and provides a pulse generator that can easily obtain multiple output pulses without complicating the configuration or increasing the circuit scale. is intended to provide.

〔問題点を解決するための手段〕[Means for solving problems]

この発明に係るパルス発生装置は、パルス幅およびパル
ス間隔を決めるカウンタの代プにメモリ回路を用い、メ
モリ回路の各ビットが各出力パルスに対応するように設
定し、メモリ回路の時間軸に対応するアドレスを一定時
間で走査するようにしたものである。
The pulse generator according to the present invention uses a memory circuit in place of a counter that determines the pulse width and pulse interval, and sets each bit of the memory circuit to correspond to each output pulse, and corresponds to the time axis of the memory circuit. The address is scanned over a fixed period of time.

〔作用〕[Effect]

この発明においては、演算制御回路からの情報を一時記
憶したデータレジスタの内容がメモリ回路に順次簀き込
まれ、そのメモリ内容は基準クロックごとに走査されて
読み出されて出力パルス作成プリップフロップに送出さ
れ、複数組の出力パルスのいずれかが有効と判別される
と、このフリップフロップで出力パルスが作成される。
In this invention, the contents of a data register that temporarily stores information from an arithmetic control circuit are sequentially stored in a memory circuit, and the memory contents are scanned and read out every reference clock and sent to an output pulse generating flip-flop. When one of the plurality of sets of output pulses is determined to be valid, an output pulse is created by this flip-flop.

〔実施例〕〔Example〕

第1図はこの発明の一実施例を示すブロック図で、従来
のものと同一部所には同一符号を付して説明を省略する
FIG. 1 is a block diagram showing an embodiment of the present invention, in which parts that are the same as those in the conventional system are given the same reference numerals and explanations thereof will be omitted.

第1図において、(2b)は基準クロック(2a)を反
転した反転基準クロック、(1台はデータライン(3)
の内容が後述するメモリ回路t241Klき込むデータ
であることを示すデータストローブ、(至)はメモリ回
路(至)に情報を誉き込む時、データライン(3)の内
容が後述のメモリ回路圓九対するアドレスであることを
示すアドレスストローブ、(161はデータライン(3
)の内容をデータストローブIにより後述のメモリ回路
■への畳き込みデータとして一時記憶するデータレジス
タ、αηはデータライン(3)の内容ヲアドレスストロ
ーブα9によシメモリ回路例へのアドレスとして一時記
憶するアドレスレジメタ、囮はアドレスカウンタで、後
立のメモリ回路−から情報を読み出してパルスを発生さ
せる時、その耽み出すアドレスを示すと同時に、基準ク
ロック(2a)で常にカウントアツプ動作をするように
なっている。
In Figure 1, (2b) is an inverted reference clock that is the inverted reference clock (2a), (one is a data line (3)
A data strobe indicating that the content of is the data to be written into the memory circuit t241Kl (to be described later). Address strobe indicating that the address is for the data line (161 is the data line (3
) is a data register that temporarily stores the contents of the data line (3) as convolution data to the memory circuit (2) described later using the data strobe I, and αη is a data register that temporarily stores the contents of the data line (3) as an address to the memory circuit example using the address strobe α9. The decoy is an address counter, which indicates the address to be used when reading information from the rear memory circuit and generates a pulse, and at the same time always performs a count-up operation using the reference clock (2a). It looks like this.

α9は端子Sが「H」の場合、端子Aの内容が、また端
子Sがl’−LJの場合、端子Bの内容がそれぞれ端子
Qに現われるアドレス切替器で、アドレスレジスタ面と
アドレスカウンタu81の内容を切替えるものである。
α9 is an address switch in which the contents of terminal A appear on terminal Q when terminal S is "H", and the contents of terminal B appear on terminal Q when terminal S is l'-LJ. This is to switch the contents of .

■はオア回路で、基準クロック(2a)もしくは出力有
効パルス検出回路因)の出力が「H」レベルの時、出力
も「H」レベルとなるものである。  (21)は基準
クロック(2a)によシ端子Jに入力されるデータスト
ローブα滲をサンプリングし、端子Jがrf(Jの時、
端子Qからrf(Jを端子JがrLJの時は端子Qから
「L」を出力するデータストローブ同期フリップフロッ
プ、@は基準クロック(2b)、データストローブ同期
フリップフロップ(211および後述する2人力ナンド
ゲート回路儲の出力のいずれも「H」Q時、出力がrL
Jとなる3人力ナンドゲート回路、にはデータストロー
ブ同期フリップ70ツブ(2υや3人力ナンドゲート回
路■等から構成されて、後述のメ4り回路例への薔込信
号を作成するメモリライト作成回路である。例はメモリ
回路であシ、端子Wへの入力信号であるメモリライト作
成回路のの出力信号が「H」Q時、端子工への入刃傷号
である後述のデータ切替器−の出力データを、端子Aの
入力であるアドレス切替器αlの出力によって指定され
るアドレスに書き込んで記憶し、また、端子Wの入力が
rLJQ時は端子人の入力によって指定されるアドレス
の内容を読み出して端子01+01、・・・、Onから
その内容を出力するものである。
3 is an OR circuit, and when the output of the reference clock (2a) or the output valid pulse detection circuit) is at the "H" level, the output is also at the "H" level. (21) samples the data strobe α input to the terminal J using the reference clock (2a), and when the terminal J is rf (J,
A data strobe synchronous flip-flop that outputs "L" from the terminal Q when the terminal J is rLJ, @ is the reference clock (2b), a data strobe synchronous flip-flop (211 and a two-man NAND gate to be described later) When the output of the circuit is both “H” and Q, the output is rL.
The 3-man-powered NAND gate circuit J is composed of a data strobe synchronous flip 70 block (2υ, 3-man-powered NAND gate circuit), etc., and is a memory write creation circuit that creates a signal to the Me4 circuit example described later. An example is a memory circuit.When the output signal of the memory write creation circuit, which is the input signal to the terminal W, is "H" or "Q", the output of the data switcher (described later), which is the input signal to the terminal, is "H" or "Q". Data is written and stored in the address specified by the output of the address switch αl, which is the input to the terminal A, and when the input to the terminal W is rLJQ, the contents of the address specified by the input from the terminal are read out. The contents are output from terminals 01+01, . . . , On.

(25−i ) 〜(25−n)は端子りに入力するメ
%す回路例の出力である端子01の信号を、端子Tに入
力する反転基準クロック(2b)によシサンプリングし
、端子Qから出力パルス(13−1)を出力する出力パ
ルス・フリップフロップである。なお、メモリ回路(至
)のデータはnビットから構成され、端子工もnビット
を有している。まだ、メモリ入力データレジスタ杷の端
子り、Qさらに、データ切替器のの抱子A、B、Qもそ
れぞれnビット有している。またメモリ回路(至)の端
子Aはmビットから構成され、アドレス切替器側の端子
A。
(25-i) to (25-n) sample the signal at terminal 01, which is the output of the circuit example inputted to the terminal, using the inverted reference clock (2b) inputted to the terminal T, and This is an output pulse flip-flop that outputs an output pulse (13-1) from Q. Note that the data in the memory circuit (to) consists of n bits, and the terminal also has n bits. The terminals A, B, and Q of the memory input data register and the terminals A, B, and Q of the data switch each have n bits. Terminal A of the memory circuit (to) is composed of m bits, and is terminal A on the address switch side.

B 、 Q、メモリリードアドレスカウンタ18)の端
子Q、およびメモリライトアドレスレジスタaりの端子
り、Xはそれぞれmビットを持つものである。
B, Q, the terminal Q of the memory read address counter 18), and the terminals X of the memory write address register A each have m bits.

■は、第1番目の出力パルス(13−1)ないし第n番
目の出力パルス(13−n)のうちのいずれかが「H」
であれば、出力を「H」にする出力M効パルス検出回路
、万はデータレジスタ(16)の内容と「0」を切シ替
えるデータ切替器である。
In case ①, any one of the first output pulse (13-1) to the nth output pulse (13-n) is "H".
If so, it is an output M effect pulse detection circuit that sets the output to "H", and if it is, it is a data switch that switches between the contents of the data register (16) and "0".

(支)は出力有効パルス検出回路■の出力と反転基準ク
ロック(2b)のいずれも「H」Q時、出力をrLJに
し、3人力ナンドゲート回路(支)と後述の2人カアン
ドゲート回路四へ供給する2人力ナンドゲート回路、囚
は3人力ナンドゲート回路■の出力と2人力ナンドゲー
ト回路(2)の出力のいずれかが「L」の時、出力をr
LJにする2人カアンドゲート回路、田は3人力ナンド
ゲート回路■の出力レベルを反転し、データストローブ
同期フリップ70ツブ(社)のに端子へ印加する反転回
路であるO 第2図は第1図のものの信号のタイミング関係を示すタ
イミングチャートであ・る。以下、第1図および第2図
を参照しながら動作の説明を行なう。
When both the output of the output valid pulse detection circuit ■ and the inverted reference clock (2b) are "H" and Q, the output is set to rLJ, and the 3-man NAND gate circuit (support) and the 2-man NAND gate circuit When either the output of the 3-person NAND gate circuit (■) or the output of the 2-person NAND gate circuit (2) is "L", the output is r.
Figure 2 is an inverting circuit that inverts the output level of the two-man NAND gate circuit that makes LJ, and the output level of the three-man NAND gate circuit and applies it to the terminal of the data strobe synchronous flip 70 Tsubu Co., Ltd. 3 is a timing chart showing the timing relationship of the signals shown in the figure. The operation will be explained below with reference to FIGS. 1 and 2.

基準クロック(2a)(第2図(A))の「H」レベル
の間はメモリライトタイム、基準クロック(2a)の「
L」レベルの間はメモリリードタイムとする。すなわち
、メモリ回路(至)から内容を読み出すのは、基準クロ
ック(2&)が「L」の間で、メモリ回路(至)に誉き
込むのは基準クロック(2a)が[HJの間に行なう。
During the "H" level of the reference clock (2a) (Fig. 2 (A)), the memory write time is the "H" level of the reference clock (2a).
The period during the "L" level is the memory lead time. That is, the content is read from the memory circuit (to) while the reference clock (2 &) is "L", and the content is read to the memory circuit (to) while the reference clock (2a) is [HJ]. .

それに対応してメモリ回路[有]に入力するアドレスは
基準クロック(2a)がrf(Jの間はメモリリードア
ドレス、基準クロック(2a)が「L」の間はメモリラ
イトアドレスである。この切替をアドレス切替器αg)
で行なう。すなわち、基準クロック(2a)をオア回路
■を経由してアドレス切替器側の端子Sに入力すること
により、基準クロック(2a)が「H」の間TRは、端
子Bに入力されるアドレスカウンタU囚の内容が、端子
Qからメモリ回路(至)のアドレス指定を行なう(第2
図)))。基準クロック(2a)がrLJの間twは、
端子Aに入力されるアドレスレジスタαりの内容が端子
Qからメモリ回路(至)のアドレス指定を行なう。(第
2図(C) )。
Correspondingly, the address input to the memory circuit [with] is the memory read address while the reference clock (2a) is RF (J), and the memory write address while the reference clock (2a) is "L". address switch αg)
Let's do it. That is, by inputting the reference clock (2a) to the terminal S on the address switch side via the OR circuit ■, while the reference clock (2a) is "H", TR is the address counter input to the terminal B. The contents of U address the memory circuit (to) from terminal Q (second
figure))). While the reference clock (2a) is rLJ, tw is
The contents of the address register α input to the terminal A specify the address from the terminal Q to the memory circuit. (Figure 2 (C)).

メモリ回路例に情報を誉〈場合、演算制御回路(1)は
情報をデータライン(3)に乗せてデータストローブ(
14とともにデータレジスタ(161&C送り出し、デ
ータレジスタ(161はその情報を一時記憶する。また
データストローブ信号(141(第2図(ト))はデー
タストローブ同期フリップフロップ(社)に入力され、
第2図的に示すように、基準クロック(2a)の立上が
りでサンプリングされる。この出力と反転基準クロック
(2b)は3人力ナンドゲート回路@により、第2図(
I)に示すメモリ回路(至)への蕾き込みパルスを作成
する。(このパルスはrLJ時、有効)そしてデータレ
ジスタ(1ωの内容がメモリ回路例に曹き込まれる。
When information is stored in the memory circuit example, the arithmetic control circuit (1) puts the information on the data line (3) and outputs the data strobe (
14 and the data register (161&C), and the data register (161 temporarily stores the information).The data strobe signal (141 (FIG. 2 (G)) is input to the data strobe synchronous flip-flop (G).
As shown in FIG. 2, sampling is performed at the rising edge of the reference clock (2a). This output and the inverted reference clock (2b) are generated by a three-person NAND gate circuit @ as shown in Figure 2 (
Create a pulse to the memory circuit (to) shown in I). (This pulse is valid at rLJ) and the contents of the data register (1ω are written into the memory circuit example).

アドレスカウンタ囮は基準クロック(2&)の立上がり
で常に埴を1つづつ上げている(ただし、全てのビット
が「1」になれば次には「0」になる)。この値をアド
レス切替器αωにより基準クロック(2a)の「H」O
間、メモリ回路(至)のアドレスに供給する。このよう
にして基準クロック(2a)の1サイクル毎にメモリア
ドレスを順次走査する。メモリ回路(至)の出力01 
m F #・・・Onから基準クロック毎にその内容が
読み出され、出力パルス作成フリッププロップ(25−
1)〜(25−n)に供給される。第2図(ト)では出
力01のみを示す。出力パルス作成プリップフロップ(
25−1)〜(25−n)ではメモリ回路(至)から読
み出した内容を反転基準クロック(2b)の立上がりで
サンプリングする。そして第2図0に示すような出力パ
ルス03を得る。
The address counter decoy always increments the flag one by one at the rising edge of the reference clock (2&) (however, if all bits become "1", then they become "0"). This value is set to "H" of the reference clock (2a) by the address switch αω.
During this period, the address of the memory circuit (to) is supplied. In this way, memory addresses are sequentially scanned every cycle of the reference clock (2a). Memory circuit (to) output 01
M
1) to (25-n). In FIG. 2(g), only output 01 is shown. Output pulse creation flip-flop (
In steps 25-1) to (25-n), the contents read from the memory circuit (to) are sampled at the rising edge of the inverted reference clock (2b). Then, an output pulse 03 as shown in FIG. 2 is obtained.

基準クロック(2a)のパルス間隔をtz1メモリ回路
例に「1」を入れるアドレスの差をAIとすれば、出力
パルスq3のパルス間隔はtl−AIである。メモリ回
路(至)にアドレスを連続して「1」を入れる個数をB
1とすれば、出力パルス(131のパルス幅はtl・B
lである。
If the pulse interval of the reference clock (2a) is tz1, and the difference in addresses for entering "1" into the example memory circuit is AI, then the pulse interval of the output pulse q3 is tl-AI. The number of consecutive addresses that are entered as "1" in the memory circuit (to) is B.
1, the output pulse (pulse width of 131 is tl・B
It is l.

メモリ回路例の容量はM限であるので、常にパルスを発
生する場合は、演算制御回路(1)からメモリ内容を常
に更新しなければならない。更新するフローチャートを
第3図に示す。メモリ回路(至)のメモリ容量(アドレ
スの個数)をNとすれば、出力パルスのパルス間隔がt
、 e Nよシ小さいとした場合のフローチャートであ
る。アドレスカウンタ化は常に作動しているが、カウン
ト値Aaは演算制御回路(1)がこの値を読んだ時点の
ものである。
Since the capacity of the example memory circuit is limited to M, if pulses are to be generated constantly, the memory contents must be constantly updated from the arithmetic control circuit (1). A flowchart for updating is shown in FIG. If the memory capacity (number of addresses) of the memory circuit (to) is N, the pulse interval of the output pulse is t
, e is a flowchart in the case where N is smaller than N. Although address countering is always in operation, the count value Aa is the one at the time when the arithmetic control circuit (1) reads this value.

aの値は演算制御回路(1)がアドレスカウンタ化の内
容を読んでから、データレジスタ(至)にデータを設定
するまでに、アドレスカウンタ(18)が進む値より大
きい定数である。αθ値は、出力パルス日を「H」レベ
ルにするメモリアドレスの算出に使用するもので、「H
」レベルくした以前のメモリアドレスとの差である。第
2図の例ではαの値は、α=AI(図示では3の値)、
α=3.α=2.α=1と順次変化していく。Ac+a
ならびにA+αの演算のビット数はアドレスカウンタ化
のものと同一であり、しかも演算におけるオーバフロー
を無視する。このように演算作動とアドレスカウンタ化
の動きとを対応づけられるようにする。そして演算結果
AとアドレスカウンタttSの1@とを常に比較しなが
らメモリ回路例の内容を変更して、最新の出力パルス1
31を出力する。メモリ回路例の内容変更を行なうアド
レスは、出力パルス発生に対応するアドレスのみであっ
て、出力パルス発生に対応しないアドレスの内容は変更
しない。
The value of a is a constant larger than the value that the address counter (18) advances from when the arithmetic control circuit (1) reads the contents of the address counter until it sets the data in the data register (to). The αθ value is used to calculate the memory address that sets the output pulse date to the “H” level.
” This is the difference from the previous memory address when the level was increased. In the example of Fig. 2, the value of α is α=AI (value of 3 in the figure),
α=3. α=2. It changes sequentially with α=1. Ac+a
The number of bits for the A+α operation is the same as that for address countering, and overflow in the operation is ignored. In this way, the arithmetic operation and the movement of address countering can be correlated. Then, the content of the memory circuit example is changed while constantly comparing the calculation result A and the 1@ of the address counter ttS, and the latest output pulse 1
Outputs 31. The contents of the example memory circuit are changed only at the addresses corresponding to the generation of the output pulse, and the contents of the addresses not corresponding to the generation of the output pulse are not changed.

第3図において、イニシャル時、処理ステップ(101
)でアドレスカウンタ(18)の内容を読み、この値を
Ac とする。また処理ステップ(102)において、
Acの値をCにも入れておく。■に00値を入れておく
。処理ステップ(103)において、Ac1Caを加算
した値をAに入れておく。
In FIG. 3, at the initial time, the processing step (101
) reads the contents of the address counter (18) and sets this value as Ac. Further, in the processing step (102),
Enter the value of Ac in C as well. Put 00 value in ■. In processing step (103), the value obtained by adding Ac1Ca is stored in A.

判断ステップ(104)でI=0かを判断し、最初はI
=0であるので、判断ステップ(105)でA ) A
 cをチェックする。Ac+aの演算においてオーバー
フローしていなければA)Acであり、オーバフローし
ていれば、判断ステップ(106)においてA(Acで
ある。もしA)Acであれば、すなわち、アドレスカウ
ンタ+18111’) fl[がすべて「1」になるま
でに時間的余裕があれば、処理ステップ(107)でA
の値をアドレスレジスタt171に演算制御回路(1)
からセットする。処理ステップ(108)において、こ
のアドレスに対するメモリ内容を読み、この値をMDと
する。処理ステップ(109)において、第n書目の出
力信号に対応してMDのピッ)nのみをセットし、この
結果を処理ステップ(110)でデータレジスタ印へ演
算制御回路(1)からセットする。その後、前に説明し
たようにハードウェアでメモリ回路(至)にデータレジ
スタ06)の内容が簀き込まれる。つぎに処理ステップ
(111)でαの甑を演算制御回路(1)で設定しくα
の一連のイ直を、たとえば演算制御回路(1)内のメモ
リに記憶させておく。)、処理ステップ(112)で、
今までのAの値を一時りビ憶しておくためにこの値をB
に入れる。その後、処理ステップ(113)でAにαを
刃口算し、結果をAに入れる0判断ステップ(114)
でA≦B1すなわちA+αなる演算がオーバフローすれ
ば、処理ステップ(115)でI−I I−1でなけれ
ば処理ステップ(116)でI=Oとする。処理ステッ
プ(117)でアドレスカウンタugJの値を読み、判
断ステップ(118)において、この値が以前に読んだ
値Cよシ小さければ、すなわちアドレスカウンタ囮の値
がすべて「0」を通過していれば判断ステップ(119
)でI=0 、I=0でなければIの値を変化させない
。処理ステップ(120)において、このAcなる値を
Cに入れる。そして元へ戻りI=0、AとAcの大小関
係をチェックする。これは胃するに、これから設定する
アドレスの1@が、アドレスカウンタ(181によって
走置されるか、走置が彼んだかをチェックする。
In the judgment step (104), it is judged whether I=0, and initially I
= 0, so in the judgment step (105) A ) A
Check c. If there is no overflow in the operation of Ac+a, it is A) Ac, and if there is an overflow, it is A (Ac) in the decision step (106). If A) Ac, that is, address counter + 18111') fl[ If there is enough time before all become "1", A
The value is stored in the address register t171 in the arithmetic control circuit (1).
Set from In processing step (108), the memory contents for this address are read and this value is set as MD. In a processing step (109), only the MD pitch n is set corresponding to the output signal of the nth book, and in a processing step (110), this result is set in the data register mark from the arithmetic control circuit (1). Thereafter, as previously explained, the contents of the data register 06) are stored in the memory circuit (to) by hardware. Next, in a processing step (111), the value of α is set using the arithmetic control circuit (1).
A series of i corrections is stored, for example, in a memory in the arithmetic control circuit (1). ), in the processing step (112),
In order to temporarily memorize the previous value of A, change this value to B.
Put it in. After that, in the processing step (113), calculate α to A, and put the result in A, 0 judgment step (114)
If the calculation A≦B1, that is, A+α, overflows, if I−I I−1 is not established in processing step (115), I=O is determined in processing step (116). In the processing step (117), the value of the address counter ugJ is read, and in the judgment step (118), if this value is smaller than the previously read value C, that is, all address counter decoy values have passed "0". If so, the judgment step (119
), I=0, and unless I=0, the value of I is not changed. In a processing step (120), this value Ac is put into C. Then, return to the original state and check the magnitude relationship between I=0 and A and Ac. To solve this problem, it is checked whether the 1@ of the address to be set is moved by the address counter (181) or whether the setting is decreased.

なお、出力パルス(13−1)〜(13−n)のいずれ
かが「H」(パルス有)になれば、出力有効パルス検出
回路霞の出力が「H」になシ、2人カナンドゲート回路
■の出力は反転基準クロック(2b)が「H」の時、r
LJになる。これは2人カアンドゲート回路囚を経由し
たメモリ回路(至)へのライトパルスとなる。この時、
メモリ回路ムのアドレスはアドレスカウンタu81のI
ELで出力パルスを有効にしたものあり、データはデー
タ切賛器α11で爆子Bの内容、すなわち「0」が切替
えられてメモリ回路−へ加えられる。このようにして、
出力パルスを出したアドレスのP−3谷はすぐrOJK
クリアされる。
Note that if any of the output pulses (13-1) to (13-n) becomes "H" (pulse present), the output of the output valid pulse detection circuit Kasumi is not "H", and the two-person canand gate circuit The output of ■ is r when the inverted reference clock (2b) is “H”.
Become LJ. This becomes a write pulse to the memory circuit (to) via the two gate gate circuit prisoners. At this time,
The address of the memory circuit is I of address counter u81.
There is one in which the output pulse is enabled by EL, and the data is added to the memory circuit after the content of bomb B, ie, "0", is switched by data booster α11. In this way,
The P-3 valley of the address that issued the output pulse is immediately rOJK.
cleared.

なお、上記実21?lI?11では出力パルスDを出力
するアドレスのみ、その内容を演)LltllJ−回路
(1)からメモリ回路(至)へ晋き、出力パルス日を出
し終ったアドレスの内容をすぐ「0」にしたが、メモリ
リードアドレスカウンタ(11111がつぎにそのアド
レス111tになるまでに、演g 1tI11−回路(
1)からメモリ同各を「0」にしてもよい。
In addition, the above actual 21? lI? In 11, only the address that outputs the output pulse D and its contents are shown)LltllJ-Circuit (1) to the memory circuit (to), and the contents of the address where the output pulse date has been output are immediately set to "0". , until the memory read address counter (11111 next reaches its address 111t, the operation g 1tI11-circuit (
From 1), each of the memories may be set to "0".

〔発明の効果〕〔Effect of the invention〕

以上のように、この発Ej14Vcよれは、メモリ回路
の谷ビットを各出力パルスに対応させ、繊メモリ回路の
時間に対応するアドレスを一定時間で友Xすることによ
り、メモリ[gl路から出力される各ビットのrlJ、
rOJを各パルス16号の「h」。
As described above, this output Ej14Vc bias is achieved by making the valley bit of the memory circuit correspond to each output pulse, and by changing the address corresponding to the time of the fiber memory circuit at a fixed time, the output from the memory [gl path is rlJ of each bit,
rOJ for each pulse No. 16 "h".

rLJに対応させているので、複数組の出力パルスが必
ヤな場合でも、パルス幅カウンタやパルス間隔カウンタ
などを上記複数組も用意する必要がなくなり、装置の小
型化が図れる効果がある。
Since it is compatible with rLJ, even if multiple sets of output pulses are required, there is no need to prepare multiple sets of pulse width counters, pulse interval counters, etc., and the device can be miniaturized.

【図面の簡単な説明】[Brief explanation of drawings]

第1図はこの発明の一実施例によるパルス発生装置のブ
ロック図、第2図は第1図のパルス発生装置の動作を説
明するためのタイミングチャート、第3図は第1図のパ
ルス発生装置における演算制御回路の作動例を示すフロ
ーチャー)、 k44図は従来のパルス発生装置のブロ
ック図、第5図は従来装−の動作を説明するためのタイ
ミングチャート、第6図は従来のパルス発生装置から得
られる出力パルスの説明図である。 (1)・・・演算制御回路、(2)・・・基準クロック
発生回路、(161・・・データレジスタ、llTl:
・・アドレスレジスタ、u81・・・アドレスカウンタ
、(191・・・アドレス切替器、■・・・メモリライ
ト作成回路、(至)・・・メモリ回路、(25−1)〜
(25−n)・・・出力パルス作成フリッププロップ、
母・・・出力有効パルス検出回路、万・・・データ切替
器である。 なお、図中、同一符号は同一もしくは相当部分を示す。
1 is a block diagram of a pulse generator according to an embodiment of the present invention, FIG. 2 is a timing chart for explaining the operation of the pulse generator of FIG. 1, and FIG. 3 is a block diagram of the pulse generator of FIG. 1. Figure 5 is a timing chart for explaining the operation of the conventional pulse generator, Figure 6 is a diagram of the conventional pulse generator. FIG. 3 is an explanatory diagram of output pulses obtained from the device. (1)...Arithmetic control circuit, (2)...Reference clock generation circuit, (161...Data register, llTl:
...Address register, u81...Address counter, (191...Address switch, ■...Memory write creation circuit, (to)...Memory circuit, (25-1)~
(25-n)...output pulse creation flip-prop,
Mother: Output valid pulse detection circuit, M: Data switch. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】[Claims] (1)、nビット(n=1、2、3、・・・整数)、m
ワード(m=1、2.3、・・・整数)の容量を持つメ
モリ回路と、上記メモリ回路にアドレスを指定するため
のアドレスレジスタならびにアドレスカウンタと、アド
レスカウンタとアドレスレジスタの内容を出力パルスの
有効か否かにしたがつてメモリ回路のアドレスに切替え
入力されるアドレス切替器と、上記メモリ回路に書込み
データを指定するため、該データを一時記憶するデータ
レジスタと、データレジスタの内容と「0」とを切替え
るデータ切替器と、上記アドレスレジスタおよびデータ
レジスタへのデータ設定ならびに上記アドレス切替制御
を行なう演算制御回路と、上記データ設定指令信号と出
力パルスの有無からメモリ回路への書込み指令信号を作
成するメモリライト作成回路と、上記メモリ回路から読
み出した内容を基準クロックにしたがつてサンプリング
して出力パルスを作成する出力パルス作成フリップフロ
ップと、出力パルスのいずれかが「H」の場合、出力パ
ルスが「有」と判別する出力有効パルス検出回路とを具
備したパルス発生装置。
(1), n bits (n = 1, 2, 3, ... integer), m
A memory circuit with a capacity of words (m = 1, 2.3, ... integer), an address register and an address counter for specifying addresses to the memory circuit, and an output pulse that outputs the contents of the address counter and address register. an address switcher that switches the address of the memory circuit according to whether it is valid or not; a data register that temporarily stores the data in order to designate write data to the memory circuit; 0", an arithmetic control circuit that sets data to the address register and data register and controls the address switching, and a write command signal to the memory circuit based on the data setting command signal and the presence or absence of an output pulse. A memory write creation circuit that creates a memory write circuit, an output pulse creation flip-flop that creates an output pulse by sampling the content read from the memory circuit according to a reference clock, and when any of the output pulses is "H", A pulse generator comprising an output valid pulse detection circuit that determines whether an output pulse is present.
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