JPS61125141A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61125141A JPS61125141A JP24601684A JP24601684A JPS61125141A JP S61125141 A JPS61125141 A JP S61125141A JP 24601684 A JP24601684 A JP 24601684A JP 24601684 A JP24601684 A JP 24601684A JP S61125141 A JPS61125141 A JP S61125141A
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- JP
- Japan
- Prior art keywords
- package substrate
- wiring
- power supply
- chip
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置に係り、特に、炭化シリコンから
なるパッケージ基板にフリップ・チップ方式で塔載した
半導体チップの放熱技術に適用して有効な技術に関する
ものである。
なるパッケージ基板にフリップ・チップ方式で塔載した
半導体チップの放熱技術に適用して有効な技術に関する
ものである。
［背景技術］
炭化シリコン（Ｓ ｉ Ｃ）からなるパッケージ基板に
フリップ・チップ方式で半導体チップを塔載した半導体
装置が提案されている。このフリップ・チップ方式の半
導体装置の炭化シリコンからなるパッケージ基板は、そ
の誘電率がアルミナ等に比べて高いので、炭化シリコン
基板上に直接信号配線を施した場合、高速化の支障にな
る。そこで。
フリップ・チップ方式で半導体チップを塔載した半導体
装置が提案されている。このフリップ・チップ方式の半
導体装置の炭化シリコンからなるパッケージ基板は、そ
の誘電率がアルミナ等に比べて高いので、炭化シリコン
基板上に直接信号配線を施した場合、高速化の支障にな
る。そこで。
半導体チップとパッケージ基板との間にチップ塔載用半
導体基板（マザーチップ）を介在している。
導体基板（マザーチップ）を介在している。
本発明者は、かかる技術を検討した結果、前記半導体チ
ップとパッケージ基板との間にマザーチップを介在させ
ているために、半導体チップで発生した熱を半田バンプ
等の突起電極を介して放熱する効率が低下し、これによ
る半導体装置の寿命の短縮及び信頼性の低下等の問題点
を見い出した。
ップとパッケージ基板との間にマザーチップを介在させ
ているために、半導体チップで発生した熱を半田バンプ
等の突起電極を介して放熱する効率が低下し、これによ
る半導体装置の寿命の短縮及び信頼性の低下等の問題点
を見い出した。
なお、シリコンマザーチップを用いた階層構造を利用し
たマルチチップ型半導体装置は、例えば、日経マグロウ
ヒル社発行、「日経エレクトロニクス、別冊（マイクロ
デバいセス）Ｊ、１９８１１ｍ６月１１日号、Ｎｏ、２
、ｐ１３６に記載されている。
たマルチチップ型半導体装置は、例えば、日経マグロウ
ヒル社発行、「日経エレクトロニクス、別冊（マイクロ
デバいセス）Ｊ、１９８１１ｍ６月１１日号、Ｎｏ、２
、ｐ１３６に記載されている。
また、炭化シリコンからなるパッケージ基板の表面に、
酸化シリコン膜を形成し、この酸化シリコン膜上に信号
配線を形成することは１例えば、特願昭５９−１００１
５号に記載されている。
酸化シリコン膜を形成し、この酸化シリコン膜上に信号
配線を形成することは１例えば、特願昭５９−１００１
５号に記載されている。
［発明の目的］
本発明の目的は、配線を施した炭化シリコンからなるパ
ッケージ基板上に半導体チップをフリップ・チップ方式
で塔載する半導体装置において５半導体チップで発生し
た熱をパッケージ基板へ効率よく伝達することが可能な
技術を提供することにある。
ッケージ基板上に半導体チップをフリップ・チップ方式
で塔載する半導体装置において５半導体チップで発生し
た熱をパッケージ基板へ効率よく伝達することが可能な
技術を提供することにある。
本発明の他の目的は、フリップ・チップ方式の半導体装
置の高速化をはかることができる技術を提供することに
ある。
置の高速化をはかることができる技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、配線を施した炭化シリコンからなるパッケー
ジ基板上に半導体チップをフリップ・チップ方式で塔載
する半導体装置において、信号用突起電極はパッケージ
基板上に設けられた低誘電率層又はチップ塔載用半導体
基板上に設けられた配線に接続し、電源又はグランド用
突起電極は直接パッケージ基板に讃けられている配線に
電気的に接続することにより、半導体チップで発生した
熱をパッケージ基板へ効率よく伝達して放熱効率を向上
させると共に高速化をはかったものである。
ジ基板上に半導体チップをフリップ・チップ方式で塔載
する半導体装置において、信号用突起電極はパッケージ
基板上に設けられた低誘電率層又はチップ塔載用半導体
基板上に設けられた配線に接続し、電源又はグランド用
突起電極は直接パッケージ基板に讃けられている配線に
電気的に接続することにより、半導体チップで発生した
熱をパッケージ基板へ効率よく伝達して放熱効率を向上
させると共に高速化をはかったものである。
以下１本発明の構成について、一実施例とともに説明す
る。
る。
なお、実施例の全回において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例］
第１図乃至第３図は１本発明をマルチチップ・モジュー
ルに適用した一実施例の構成を説明するための図であり
、第１図は、そのリードを省略した要部の断面図、第２
図は、第１図の形状と異なる形状の部分の要部断面図、
第３図は、第１図及び第２図の形状と異なる部分の要部
断面図である。
ルに適用した一実施例の構成を説明するための図であり
、第１図は、そのリードを省略した要部の断面図、第２
図は、第１図の形状と異なる形状の部分の要部断面図、
第３図は、第１図及び第２図の形状と異なる部分の要部
断面図である。
第１図乃至第３図において、ｌは炭化シリコンからなる
パッケージ基板であり、その表面には電源又はグランド
（Ｇ ｒａｎｄ ）用の配線２が設けられている。３は
低誘電率層であり、例えば、酸化シリコン（ＳｉＯ２）
＋ガラス、アルミナ（Ａ悲２０３）等を用いる。この低
誘電率層３は、信号用配線に及ぼす炭化シリコンからな
るパッケージ基板１の高誘電率の影響を低減させるため
のものである。４は信号用配線であり、アルミニウム（
Ａ１１）、銅（Ｃｕ）等を用いる。５はフリップ・チッ
プ方式の信号用突起電極であり、例えば、半田バンプを
用いる。６は半導体チップ、７は電源又はグランド用突
起電極であり１例えば、前記信号用突起電極５よりも径
が大きく、かつ高さも高い半田バンプを用いる。
パッケージ基板であり、その表面には電源又はグランド
（Ｇ ｒａｎｄ ）用の配線２が設けられている。３は
低誘電率層であり、例えば、酸化シリコン（ＳｉＯ２）
＋ガラス、アルミナ（Ａ悲２０３）等を用いる。この低
誘電率層３は、信号用配線に及ぼす炭化シリコンからな
るパッケージ基板１の高誘電率の影響を低減させるため
のものである。４は信号用配線であり、アルミニウム（
Ａ１１）、銅（Ｃｕ）等を用いる。５はフリップ・チッ
プ方式の信号用突起電極であり、例えば、半田バンプを
用いる。６は半導体チップ、７は電源又はグランド用突
起電極であり１例えば、前記信号用突起電極５よりも径
が大きく、かつ高さも高い半田バンプを用いる。
前記半導体チップ６の信号電極は、信号用突起型ｔＩｉ
５により信号用配線４に電気的に接続され、電源又はグ
ランド電極は、突起電極７により配線２に接続されてい
る。
５により信号用配線４に電気的に接続され、電源又はグ
ランド電極は、突起電極７により配線２に接続されてい
る。
また、前記信号突起電Ｗ４５と電源又はグランド周突起
ｖｔ極７を、第２図に示すように、必要に応じてそれら
の配置位置を変えて最も熱伝達率がよくなるようにして
もよい。
ｖｔ極７を、第２図に示すように、必要に応じてそれら
の配置位置を変えて最も熱伝達率がよくなるようにして
もよい。
さらに、第３図に示すように、径の大きい電源又はグラ
ンド用突起電極７を用いてパッケージ基板１と半導体チ
ップ６に接触する面積を大きくシ。
ンド用突起電極７を用いてパッケージ基板１と半導体チ
ップ６に接触する面積を大きくシ。
熱抵抗を小さくすることにより、熱伝達率を向上させる
ようにしてもよい。
ようにしてもよい。
このように、信号用突起電極５は、パッケージ基板１上
に設けられた低誘電率層３上に設けられた信号用配線４
に電気的に接続し、電源又はグランド用突起電極７は、
直接パッケージ基板１に設けられている。電源又はグラ
ンド用配線２に電気的に接続することにより、半導体チ
ップ１で発生した熱は、径を大きくして熱抵抗を小さく
した電源用又はグランド用突起電極７を通してパッケー
ジ基板１へ効率よく伝達されるので、半導体チップ６の
放熱効率を向上されることができる。
に設けられた低誘電率層３上に設けられた信号用配線４
に電気的に接続し、電源又はグランド用突起電極７は、
直接パッケージ基板１に設けられている。電源又はグラ
ンド用配線２に電気的に接続することにより、半導体チ
ップ１で発生した熱は、径を大きくして熱抵抗を小さく
した電源用又はグランド用突起電極７を通してパッケー
ジ基板１へ効率よく伝達されるので、半導体チップ６の
放熱効率を向上されることができる。
また、パッケージ基板ｌの上に信号用配線４を低誘電率
層３を介して設けることにより、信号用配線４に炭化シ
リコンからなるパッケージ基板１の高誘電率による影響
を受けないようにしたので、半導体装置の高速化がはか
れる。
層３を介して設けることにより、信号用配線４に炭化シ
リコンからなるパッケージ基板１の高誘電率による影響
を受けないようにしたので、半導体装置の高速化がはか
れる。
なお、前記低誘電率層３の代りに、チップ塔載用半導体
基板（マザーチップ）を適用してもよい。
基板（マザーチップ）を適用してもよい。
［効果］
以上説明したように１本願で開示した新規な技術によれ
ば、次に述べるような効果を得ることができる。
ば、次に述べるような効果を得ることができる。
（１）信号用突起電極は、パッケージ基板上に設けられ
た低誘電率層又はチップ塔載用半導体基板上に設けられ
た配線に電気的に接続し、電源又はグランド用突起電極
は、パッケージ基板に設けられている電源又はグランド
用配線に電気的に接続することにより、半導体チップを
発生した熱は、径を大きくして熱抵抗を小さくした電源
又はグランド用突起電極を通してパッケージ基板に効率
よく伝達されるので、半導体チップの放熱効率を向上さ
せることができる。
た低誘電率層又はチップ塔載用半導体基板上に設けられ
た配線に電気的に接続し、電源又はグランド用突起電極
は、パッケージ基板に設けられている電源又はグランド
用配線に電気的に接続することにより、半導体チップを
発生した熱は、径を大きくして熱抵抗を小さくした電源
又はグランド用突起電極を通してパッケージ基板に効率
よく伝達されるので、半導体チップの放熱効率を向上さ
せることができる。
（２）前記（１）により、半導体装置の長寿命化及び信
頼性の向上をはかることができる。
頼性の向上をはかることができる。
（３）パッケージ基板の上に低誘電率層を介して信号用
配線を設けることにより、この信号線配線に炭化シリコ
ンからなるパッケージ基板の高誘電率による影響を受け
ないようにしたので、半導体装置の高速化がはかれる。
配線を設けることにより、この信号線配線に炭化シリコ
ンからなるパッケージ基板の高誘電率による影響を受け
ないようにしたので、半導体装置の高速化がはかれる。
以上、本発明を実施例にもとすき具体的に説明したが５
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
はいうまでもない。
前述の実施例では１本発明をマルチチップモジュールに
適用したものであるが１本発明は１例えば。
適用したものであるが１本発明は１例えば。
−個の半導体チップを塔載する半導体装置にも適用でき
ることは勿論である。
ることは勿論である。
第１図乃至第３図は１本発明をマチチップ・モジュール
に適用した一実施例の構成を説明するための図であり、 第１図は、そのリードを省略した要部の断面図。 第２図は、第１図の形状と異なる形状の部分の要部断面
図。 第３図は、第１図及び第２図の形状と異なる部分の要部
断面図、 ｌ・・・パッケージ基板、２・・・電源又はグランド用
の配線、３・・・低誘電率層、４・・・信号用配線、５
・・・信号用突起電極、６・・・半導体チップ、７・・
・電源又はグランド用突起電極である。 第 １ 図 ″／ 第 ２ 図 第 ３ 図
に適用した一実施例の構成を説明するための図であり、 第１図は、そのリードを省略した要部の断面図。 第２図は、第１図の形状と異なる形状の部分の要部断面
図。 第３図は、第１図及び第２図の形状と異なる部分の要部
断面図、 ｌ・・・パッケージ基板、２・・・電源又はグランド用
の配線、３・・・低誘電率層、４・・・信号用配線、５
・・・信号用突起電極、６・・・半導体チップ、７・・
・電源又はグランド用突起電極である。 第 １ 図 ″／ 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、配線を施した炭化シリコンからなるパッケージ基板
上に半導体チップをフリップ・チップ方式で塔載する半
導体装置において、信号用突起電極は、パッケージ基板
上に設けられた低誘電率層又はチップ塔載用半導体基板
上に設けられた配線に電気的に接続し、電源又はグラン
ド用突起電極は、直接パッケージ基板に設けられている
配線に電気的に接続したことを特徴とする半導体装置。 ２、前記他の突起電極は、電源又は放熱用の突起電極で
あることを特徴とする特許請求の範囲第１項に記載の半
導体装置。 ３、前記低誘電率層は、酸化シリコン又はアルミナから
なっていることを特徴とする特許請求の範囲第１項又は
第２項に記載の半導体装置。 ４、前記突起電極は、各々接続層までの高さに応じてそ
の径を変えたことを特徴とする特許請求の範囲第１項に
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24601684A JPS61125141A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24601684A JPS61125141A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125141A true JPS61125141A (ja) | 1986-06-12 |
Family
ID=17142201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24601684A Pending JPS61125141A (ja) | 1984-11-22 | 1984-11-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724084B1 (en) | 1999-02-08 | 2004-04-20 | Rohm Co., Ltd. | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP2007329451A (ja) * | 2006-06-07 | 2007-12-20 | Samsung Sdi Co Ltd | チップ及びこれを具備した平板ディスプレイ装置 |
-
1984
- 1984-11-22 JP JP24601684A patent/JPS61125141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724084B1 (en) | 1999-02-08 | 2004-04-20 | Rohm Co., Ltd. | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| US7045900B2 (en) | 1999-02-08 | 2006-05-16 | Rohm Co., Ltd | Semiconductor chip and production thereof, and semiconductor device having semiconductor chip bonded to solid device |
| JP2007329451A (ja) * | 2006-06-07 | 2007-12-20 | Samsung Sdi Co Ltd | チップ及びこれを具備した平板ディスプレイ装置 |
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