JPS6112418B2 - - Google Patents
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- JPS6112418B2 JPS6112418B2 JP15897179A JP15897179A JPS6112418B2 JP S6112418 B2 JPS6112418 B2 JP S6112418B2 JP 15897179 A JP15897179 A JP 15897179A JP 15897179 A JP15897179 A JP 15897179A JP S6112418 B2 JPS6112418 B2 JP S6112418B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- transmission device
- signal
- bridge circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 78
- 238000010586 diagram Methods 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1423—Two-way operation using the same type of signal, i.e. duplex for simultaneous baseband signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
この発明はたとえば一対の伝送線を使用して双
方向の全二重通信を行なう伝送装置に使用され、
ブリツジ回路を利用して送受信信号を分離するラ
インインタフエース回路に関する。
方向の全二重通信を行なう伝送装置に使用され、
ブリツジ回路を利用して送受信信号を分離するラ
インインタフエース回路に関する。
２つの伝送装置間で全二重方式の通信を行なう
伝送システムにおいては、上記各伝送装置毎に送
受信信号を分離するためにラインインタフエース
回路が設けられている。第１図は全二重方式の通
信を行なう伝送システムの概略を示すもので、１
は第１の伝送装置、２は第２の伝送装置であり、
第１の伝送装置１は変調器１１、復調器１２、ラ
インインタフエース回路１３でそのデータ入出力
部を構成し、第２の伝送装置２も同様に変調器２
１、復調器２２、ラインインタフエース回路２３
でそのデータ入出力部を構成している。そして上
記各ラインインタフエース回路１３，２３は一対
の伝送線路３で接続されている。また上記各イン
タフエース回路１３，２３は、第１、第２の伝送
装置１，２が同時に送信信号を送出しているよう
な場合、自己の送信信号を自己の受信側に漏らす
ことなく相手側に送信する働きを行なうととも
に、各自の送信信号線と受信信号線とを伝送線路
３に接続する働きを行なうものであり、一般にブ
リツジ回路が利用されている。
伝送システムにおいては、上記各伝送装置毎に送
受信信号を分離するためにラインインタフエース
回路が設けられている。第１図は全二重方式の通
信を行なう伝送システムの概略を示すもので、１
は第１の伝送装置、２は第２の伝送装置であり、
第１の伝送装置１は変調器１１、復調器１２、ラ
インインタフエース回路１３でそのデータ入出力
部を構成し、第２の伝送装置２も同様に変調器２
１、復調器２２、ラインインタフエース回路２３
でそのデータ入出力部を構成している。そして上
記各ラインインタフエース回路１３，２３は一対
の伝送線路３で接続されている。また上記各イン
タフエース回路１３，２３は、第１、第２の伝送
装置１，２が同時に送信信号を送出しているよう
な場合、自己の送信信号を自己の受信側に漏らす
ことなく相手側に送信する働きを行なうととも
に、各自の送信信号線と受信信号線とを伝送線路
３に接続する働きを行なうものであり、一般にブ
リツジ回路が利用されている。
このような構成において、たとえば第１の伝送
装置１から第２の伝送装置にデータ伝送する場合
には、送信信号SO1が変調器１１で変調され、イ
ンタフエース回路１３を通つて第２の伝送装置２
に送られ、インタフエース回路２３を経て復調器
２２で受信信号SI2として復調され、図示しない
メイン回路部に送られる。この動作は第２の伝送
装置２から第１の伝送装置１へのデータ伝送の場
合も同様である。
装置１から第２の伝送装置にデータ伝送する場合
には、送信信号SO1が変調器１１で変調され、イ
ンタフエース回路１３を通つて第２の伝送装置２
に送られ、インタフエース回路２３を経て復調器
２２で受信信号SI2として復調され、図示しない
メイン回路部に送られる。この動作は第２の伝送
装置２から第１の伝送装置１へのデータ伝送の場
合も同様である。
ところで、上記ラインインタフエース回路１
３，２３は従来、第２図のように構成されてい
た。第２図では第１の伝送装置側のラインインタ
フエース１３のみを示しているが、第２の伝送装
置側のラインインタフエース２３の構成も全く同
じである。第２図において、A1は変調器１１で
変調された送信信号を増幅する増幅器で、この増
幅器A1の出力端子はインピダンスZ1，Z2，Z3およ
び伝送線路３の等価インピダンスZ0で構成される
ブリツジ回路Ｂの端子ａに接続される。なお、こ
のブリツジ回路Ｂの上記等価インピダンスZ0に直
列に接続されたSO2は第２の伝送装置２からの等
価受信信号を示している。
３，２３は従来、第２図のように構成されてい
た。第２図では第１の伝送装置側のラインインタ
フエース１３のみを示しているが、第２の伝送装
置側のラインインタフエース２３の構成も全く同
じである。第２図において、A1は変調器１１で
変調された送信信号を増幅する増幅器で、この増
幅器A1の出力端子はインピダンスZ1，Z2，Z3およ
び伝送線路３の等価インピダンスZ0で構成される
ブリツジ回路Ｂの端子ａに接続される。なお、こ
のブリツジ回路Ｂの上記等価インピダンスZ0に直
列に接続されたSO2は第２の伝送装置２からの等
価受信信号を示している。
しかして、上記ブリツジ回路Ｂの端子ｃ，ｄは
比較器Ｃの両入力端に接続され、この比較器Ｃの
出力端子は増幅器A2の入力端子に接続されてい
る。そして、この増幅器A2の出力端子は復調器
１２の入力端子に接続されている。
比較器Ｃの両入力端に接続され、この比較器Ｃの
出力端子は増幅器A2の入力端子に接続されてい
る。そして、この増幅器A2の出力端子は復調器
１２の入力端子に接続されている。
このような構成において、その動作を説明す
る。全二重通信では自局が送出する送信信号と相
手局からの送信信号が同時に存在し得るが、ここ
では説明を簡単にするため、一方の伝送装置だけ
が送信状態にあり、他方は無信号状態にあるもの
として説明する。第２図で示した回路は線形回路
であるため、重ね合わせの定理が成立し、一方を
無信号状態として説明しても本質を失なうもので
はない。
る。全二重通信では自局が送出する送信信号と相
手局からの送信信号が同時に存在し得るが、ここ
では説明を簡単にするため、一方の伝送装置だけ
が送信状態にあり、他方は無信号状態にあるもの
として説明する。第２図で示した回路は線形回路
であるため、重ね合わせの定理が成立し、一方を
無信号状態として説明しても本質を失なうもので
はない。
ここで今、第２の伝送装置２のみが送信状態に
あるものとすると、送信信号SO1はOVであるた
め、増幅器A1の出力もOVである。したがつて、
ブリツジ回路Ｂの端子ｄからの出力電圧もOVに
なるため、第１の伝送装置１における受信信号
SI1は SI1＝G2V4＝G2（V1−V3） ＝G2V1＝Ｇ２Ｚ１／Ｚ０＋Ｚ１・SO2 ……(1) となる。ただし、G2は増幅器A2のゲイン、V1は
ブリツジ回路Ｂの端子ｄからの出力電圧、V3は
ブリツジ回路Ｂの端子ｃからの出力電圧である。
あるものとすると、送信信号SO1はOVであるた
め、増幅器A1の出力もOVである。したがつて、
ブリツジ回路Ｂの端子ｄからの出力電圧もOVに
なるため、第１の伝送装置１における受信信号
SI1は SI1＝G2V4＝G2（V1−V3） ＝G2V1＝Ｇ２Ｚ１／Ｚ０＋Ｚ１・SO2 ……(1) となる。ただし、G2は増幅器A2のゲイン、V1は
ブリツジ回路Ｂの端子ｄからの出力電圧、V3は
ブリツジ回路Ｂの端子ｃからの出力電圧である。
このようにして、第２の伝送装置２からの送信
信号SO2を第１の伝送装置１で受信信号SI1とし
て受信することができる。
信号SO2を第１の伝送装置１で受信信号SI1とし
て受信することができる。
また、第１の伝送装置１のみが送信状態にある
場合は、 V2＝G1・SO1 V1＝Ｚ０／Ｚ０＋Ｚ１V2＝Ｚ０／Ｚ０＋Ｚ１・G1・SO1
……(2) なる信号V1が第２の伝送装置２に送出される。
上式において、G1は増幅器A1のゲイン、V2はブ
リツジ回路の入力端ａへの入力電圧（増幅器A1
の出力電圧）である。
場合は、 V2＝G1・SO1 V1＝Ｚ０／Ｚ０＋Ｚ１V2＝Ｚ０／Ｚ０＋Ｚ１・G1・SO1
……(2) なる信号V1が第２の伝送装置２に送出される。
上式において、G1は増幅器A1のゲイン、V2はブ
リツジ回路の入力端ａへの入力電圧（増幅器A1
の出力電圧）である。
この場合、復調器１２側への漏れ信号V4（比
較器Ｃの出力）は V4＝V1−V3＝（Ｚ０／Ｚ１＋Ｚ０−Ｚ３／Ｚ２＋Ｚ３）
V2……(3) となる。このとき、Z1，Z2，Z3は Ｚ１／Ｚ０＝Ｚ２／Ｚ３ が成立するように決められているので上記(3)式は となる。
較器Ｃの出力）は V4＝V1−V3＝（Ｚ０／Ｚ１＋Ｚ０−Ｚ３／Ｚ２＋Ｚ３）
V2……(3) となる。このとき、Z1，Z2，Z3は Ｚ１／Ｚ０＝Ｚ２／Ｚ３ が成立するように決められているので上記(3)式は となる。
しかしながら、伝送線路３の等価インピダンス
Z0は周囲温度、湿度による変動が大きく、また伝
送線路のばらつきなどによる変動も大きいため、
一般的には、漏れ信号V4を０とすることは不可
能である。したがつて、第２図に示した従来のラ
インインタフエース回路では、上記インピダンス
Z0の変化が漏れ信号V4として現われてくる可能
性が十分あり、第１、第２の伝送装置１，２が共
に送信状態である場合、自己の送信信号が自己の
受信側に漏れて、相手側からの送信信号に対する
受信信号を乱すという不都合が生じることにな
る。
Z0は周囲温度、湿度による変動が大きく、また伝
送線路のばらつきなどによる変動も大きいため、
一般的には、漏れ信号V4を０とすることは不可
能である。したがつて、第２図に示した従来のラ
インインタフエース回路では、上記インピダンス
Z0の変化が漏れ信号V4として現われてくる可能
性が十分あり、第１、第２の伝送装置１，２が共
に送信状態である場合、自己の送信信号が自己の
受信側に漏れて、相手側からの送信信号に対する
受信信号を乱すという不都合が生じることにな
る。
この発明は上記の点に鑑みてなされたもので、
全二重通信を行なう伝送システムにて使用される
ブリツジ回路を利用したラインインターフエース
回路において、伝送線路の等価インピダンスの変
動によるブリツジ回路の平衡の崩れを小さくし、
自局の送信信号が自局の受信側に漏れるのを最大
限防止することができるラインインタフエース回
路を提供することを目的とする。
全二重通信を行なう伝送システムにて使用される
ブリツジ回路を利用したラインインターフエース
回路において、伝送線路の等価インピダンスの変
動によるブリツジ回路の平衡の崩れを小さくし、
自局の送信信号が自局の受信側に漏れるのを最大
限防止することができるラインインタフエース回
路を提供することを目的とする。
以下この発明の一実施例を図面を参照して説明
する。第３図はこの発明によるラインインタフエ
ース回路の一実施例を示すもので、この実施例に
おいても前記同様、第１図で示した第１の伝送装
置１側のラインインタフエース回路１３のみを図
示し、第２の伝送装置２側のラインインタフエー
ス回路２３も同一構成であるため、図示は省略す
る。なお、第３図において、第２図と同一部分に
は同一符号が付されている。
する。第３図はこの発明によるラインインタフエ
ース回路の一実施例を示すもので、この実施例に
おいても前記同様、第１図で示した第１の伝送装
置１側のラインインタフエース回路１３のみを図
示し、第２の伝送装置２側のラインインタフエー
ス回路２３も同一構成であるため、図示は省略す
る。なお、第３図において、第２図と同一部分に
は同一符号が付されている。
第３図において、４は減衰器であり、この減衰
器４はブリツジ回路Ｂの一辺、すなわち伝送線路
３の等価インピダンスZ0、相手側（第２の伝送装
置２）からの等価送信信号SO2が存在する辺に付
加されている。この減衰器４はインピダンスZ4，
Z5，Z6で構成され、伝送線路３側から見たインピ
ダンスがZ7、ブリツジ回路Ｂ側から見たインピダ
ンスがZ8であり、伝送線路３から来た信号がこの
減衰器４により、NdB減衰するように予め決めら
れている。そして、上記インピダンスZ7，Z8は伝
送線路３のインピダンスZ0とマツチングをとるた
め、Z7＝Z8＝Z0としている。また、伝送線路３側
（Z7側）からブリツジ回路Ｂ側（Z8側）に信号が
送られる場合と逆に、ブリツジ回路Ｂ側から伝送
線路３側に信号が送られたときの減衰度を等しく
するのが普通であるから、Z4＝Z5である。
器４はブリツジ回路Ｂの一辺、すなわち伝送線路
３の等価インピダンスZ0、相手側（第２の伝送装
置２）からの等価送信信号SO2が存在する辺に付
加されている。この減衰器４はインピダンスZ4，
Z5，Z6で構成され、伝送線路３側から見たインピ
ダンスがZ7、ブリツジ回路Ｂ側から見たインピダ
ンスがZ8であり、伝送線路３から来た信号がこの
減衰器４により、NdB減衰するように予め決めら
れている。そして、上記インピダンスZ7，Z8は伝
送線路３のインピダンスZ0とマツチングをとるた
め、Z7＝Z8＝Z0としている。また、伝送線路３側
（Z7側）からブリツジ回路Ｂ側（Z8側）に信号が
送られる場合と逆に、ブリツジ回路Ｂ側から伝送
線路３側に信号が送られたときの減衰度を等しく
するのが普通であるから、Z4＝Z5である。
このような構成において、たとえば第２の伝送
装置２からの送信信号が、減衰器４を通ることに
より、１／Ｍに減衰するものとすれば、インピダ
ンスZ4，Z5，Z6間には次の等式が成立する。
装置２からの送信信号が、減衰器４を通ることに
より、１／Ｍに減衰するものとすれば、インピダ
ンスZ4，Z5，Z6間には次の等式が成立する。
Z8＝Z0＝Z5＋Ｚ６（Ｚ４＋Ｚ８）／Ｚ４＋Ｚ６＋Ｚ８
＝Z4＋Ｚ６（Ｚ４＋Ｚ０）／Ｚ４＋Ｚ６＋Ｚ０
１／Ｍ＝Ｚ６／Ｚ４＋Ｚ６＋Ｚ０
したがつて、
Z4＝Z5＝Ｍ−１／Ｍ＋１・Z0 ……(5)
Z6＝２Ｍ／Ｍ２−１・Z0 ……(6)
ここで、伝送線路３の等価インピダンスZ0が周
囲の温度条件などの変化により変動して、Z0＋Δ
Z0となつたとすると、ブリツジ回路Ｂ側から見た
インピダンスZ8は Z8＝Z5＋Ｚ６（Ｚ４＋Ｚ０＋ΔＺ０）／Ｚ４＋Ｚ６＋Ｚ
０＋ΔＺ０……(7) となり、上記(5)、(6)式により、上記(7)式は となる。ここで、たとえばＭ＝10とし、インピダ
ンスZ0の変動率が10％すなわち、ΔＺ０／Ｚ０＝0.1と
し たとき、上記(8)式からZ8の値を求めると Z8≒0.9832Z0 となる。これは伝送線路３の等価インピダンスZ0
が仮りに10％（ΔＺ０／Ｚ０＝0.1）変化したとしても
、 ブリツジ回路Ｂ側から見たインピダンスは1.7％
しか変化しないことを示している。したがつて、
伝送線路３の等価インピダンスZ0が変動したとし
ても、ブリツジ回路Ｂ側から見たインピダンスZ8
の変化は著しく小さく抑えることができ、これに
よりブリツジ回路の平衡の崩れを極力小さくする
ことができる。したがつて、第１の伝送装置と第
２の伝送装置との間で全二重方式の通信を行な
い、両方の伝送装置から同時に送信信号が送られ
ているような場合、自己の送信信号は自己の受信
側に殆ど漏れることなく、相手側に伝送すること
ができるので、相手側からの送信信号を受信する
際にその受信信号を乱すようなことがなくなる。
囲の温度条件などの変化により変動して、Z0＋Δ
Z0となつたとすると、ブリツジ回路Ｂ側から見た
インピダンスZ8は Z8＝Z5＋Ｚ６（Ｚ４＋Ｚ０＋ΔＺ０）／Ｚ４＋Ｚ６＋Ｚ
０＋ΔＺ０……(7) となり、上記(5)、(6)式により、上記(7)式は となる。ここで、たとえばＭ＝10とし、インピダ
ンスZ0の変動率が10％すなわち、ΔＺ０／Ｚ０＝0.1と
し たとき、上記(8)式からZ8の値を求めると Z8≒0.9832Z0 となる。これは伝送線路３の等価インピダンスZ0
が仮りに10％（ΔＺ０／Ｚ０＝0.1）変化したとしても
、 ブリツジ回路Ｂ側から見たインピダンスは1.7％
しか変化しないことを示している。したがつて、
伝送線路３の等価インピダンスZ0が変動したとし
ても、ブリツジ回路Ｂ側から見たインピダンスZ8
の変化は著しく小さく抑えることができ、これに
よりブリツジ回路の平衡の崩れを極力小さくする
ことができる。したがつて、第１の伝送装置と第
２の伝送装置との間で全二重方式の通信を行な
い、両方の伝送装置から同時に送信信号が送られ
ているような場合、自己の送信信号は自己の受信
側に殆ど漏れることなく、相手側に伝送すること
ができるので、相手側からの送信信号を受信する
際にその受信信号を乱すようなことがなくなる。
以上説明したようにこの発明によれば、全二重
通信を行なう伝送システムにて使用されるブリツ
ジ回路を利用したラインインタフエース回路にお
いて、伝送線路の等価インピダンスの変動による
ブリツジ回路の平衡状態の崩れを極力小さく抑え
ることができ、自局の送信信号が自局の受信側に
漏れるのを最大限防止して、他局からの送信信号
の受信動作に悪影響を与えず良好な信号伝送が実
現できるラインインタフエース回路を提供でき
る。
通信を行なう伝送システムにて使用されるブリツ
ジ回路を利用したラインインタフエース回路にお
いて、伝送線路の等価インピダンスの変動による
ブリツジ回路の平衡状態の崩れを極力小さく抑え
ることができ、自局の送信信号が自局の受信側に
漏れるのを最大限防止して、他局からの送信信号
の受信動作に悪影響を与えず良好な信号伝送が実
現できるラインインタフエース回路を提供でき
る。
第１図は全二重通信を行なう伝送システムの概
略的な構成を示す図、第２図は従来のラインイン
タフエース回路を示す構成図、第３図はこの発明
の一実施例によるラインインタフエース回路を示
す構成図である。 １……第１の伝送装置、２……第２の伝送装
置、４……減衰器、１１，２１……変調器、１
２，２２……復調器、１３，２３……ラインイン
タフエース回路、A1，A2……増幅器、Ｂ……ブ
リツジ回路、Ｃ……比較器。
略的な構成を示す図、第２図は従来のラインイン
タフエース回路を示す構成図、第３図はこの発明
の一実施例によるラインインタフエース回路を示
す構成図である。 １……第１の伝送装置、２……第２の伝送装
置、４……減衰器、１１，２１……変調器、１
２，２２……復調器、１３，２３……ラインイン
タフエース回路、A1，A2……増幅器、Ｂ……ブ
リツジ回路、Ｃ……比較器。
Claims (1)
- １ 他の伝送装置との間で通信を行なう伝送装置
に設けられて上記他の伝送装置と伝送線路により
接続され、ブリツジ回路を利用して送受信信号を
分離するラインインタフエース回路において、上
記伝送線路とこの伝送線路が接続される上記ブリ
ツジ回路の入力端子および出力端子との間に所定
の減衰度を有する減衰器を介挿してなるラインイ
ンタフエース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897179A JPS5683155A (en) | 1979-12-07 | 1979-12-07 | Line interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15897179A JPS5683155A (en) | 1979-12-07 | 1979-12-07 | Line interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5683155A JPS5683155A (en) | 1981-07-07 |
| JPS6112418B2 true JPS6112418B2 (ja) | 1986-04-08 |
Family
ID=15683368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897179A Granted JPS5683155A (en) | 1979-12-07 | 1979-12-07 | Line interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5683155A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336417U (ja) * | 1986-08-19 | 1988-03-09 | ||
| JPH0118094Y2 (ja) * | 1984-07-27 | 1989-05-26 | ||
| JPH0240892Y2 (ja) * | 1985-05-30 | 1990-10-31 | ||
| JPH0433787Y2 (ja) * | 1986-06-11 | 1992-08-12 |
-
1979
- 1979-12-07 JP JP15897179A patent/JPS5683155A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0118094Y2 (ja) * | 1984-07-27 | 1989-05-26 | ||
| JPH0240892Y2 (ja) * | 1985-05-30 | 1990-10-31 | ||
| JPH0433787Y2 (ja) * | 1986-06-11 | 1992-08-12 | ||
| JPS6336417U (ja) * | 1986-08-19 | 1988-03-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5683155A (en) | 1981-07-07 |
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