JPS61120533A - パリテイ検査方式 - Google Patents
パリテイ検査方式Info
- Publication number
- JPS61120533A JPS61120533A JP24065484A JP24065484A JPS61120533A JP S61120533 A JPS61120533 A JP S61120533A JP 24065484 A JP24065484 A JP 24065484A JP 24065484 A JP24065484 A JP 24065484A JP S61120533 A JPS61120533 A JP S61120533A
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- JP
- Japan
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- parity
- information
- symbol
- parity symbol
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、伝送路で生じた誤りを検出するためにパリテ
ィ検査を行う方式に係り、特に、差動符号化を伴う通信
方式に適用した時に効果的なパリティ検査方式に関する
ものである。
ィ検査を行う方式に係り、特に、差動符号化を伴う通信
方式に適用した時に効果的なパリティ検査方式に関する
ものである。
ディジタル伝送システムでは、情報系列の誤り検出ある
いは伝送路の誤り率の監視を行うため、送信側において
パリティ検査用の記号を付加し。
いは伝送路の誤り率の監視を行うため、送信側において
パリティ検査用の記号を付加し。
受信側においてパリティ記号が規則に従っているか否か
を判定し、誤りの生起を検出する。
を判定し、誤りの生起を検出する。
従来のパリティ検査方式では、情報系列を一定長のブロ
ックに区切り、各ブロックにおいて１”の数が偶数なら
ばパリティ記号をパ０”とし。
ックに区切り、各ブロックにおいて１”の数が偶数なら
ばパリティ記号をパ０”とし。
“１″の数が奇数ならばパリティ記号を１“１”とする
、これによって、伝送路で生じた誤りのブロック内にお
ける個数が奇数ならば、受信側で誤りを検出することが
できる。一般に、ＮＲＺ、ＲＺなどの符号を用いると誤
り率が低い場合にはブロック内の誤りの個数は１個であ
ることがほとんどであるため、十分高い精度で誤りの検
出が行える。
、これによって、伝送路で生じた誤りのブロック内にお
ける個数が奇数ならば、受信側で誤りを検出することが
できる。一般に、ＮＲＺ、ＲＺなどの符号を用いると誤
り率が低い場合にはブロック内の誤りの個数は１個であ
ることがほとんどであるため、十分高い精度で誤りの検
出が行える。
しかし、送信側において送信系列に差動変換を施し受信
側において差動復号化を行う場合、２ビット連続して誤
る確率が１ビツト誤りに対して無視しえない程度に大き
く、場合によっては２ビット連続誤りが支配的であるこ
ともある。無線通信で用いられる差動位相変調方式、光
通信で用いられるモディファイド・デュオバイナリ−・
クラス■方式などが２ビット連続誤りが多い通信方式の
例である。
側において差動復号化を行う場合、２ビット連続して誤
る確率が１ビツト誤りに対して無視しえない程度に大き
く、場合によっては２ビット連続誤りが支配的であるこ
ともある。無線通信で用いられる差動位相変調方式、光
通信で用いられるモディファイド・デュオバイナリ−・
クラス■方式などが２ビット連続誤りが多い通信方式の
例である。
２ビット連続誤りと上記のパリティ検査方式では検出す
ることができない、従って、差動符号化を伴う通信方式
においては従来のパリティ検査方式では十分高い精度で
誤りの検出を行えなえなかった。
ることができない、従って、差動符号化を伴う通信方式
においては従来のパリティ検査方式では十分高い精度で
誤りの検出を行えなえなかった。
本発明は、差動符号化を伴う通信方式においても十分高
い精度で誤りの検出が行えるパリティ検査方式を提供す
ることを目的とする。
い精度で誤りの検出が行えるパリティ検査方式を提供す
ることを目的とする。
上記の目的を達成するため、本発明によるパリティ検査
方式では１ブロツクに２ビツトのパリティ記号を付加し
、第１のパリティ記号は従来のパリティ検査方式と同様
、ブロック内のすべての情報記号の“１”の数が偶数な
らば′０″とし奇数ならばパ１”とするが、第２のパリ
ティ記号はブロック内の奇数番（或は偶数番）のすべて
の情報信号の１′１”の数が偶数ならば１１０１１とし
奇数ならば“１”とする。
方式では１ブロツクに２ビツトのパリティ記号を付加し
、第１のパリティ記号は従来のパリティ検査方式と同様
、ブロック内のすべての情報記号の“１”の数が偶数な
らば′０″とし奇数ならばパ１”とするが、第２のパリ
ティ記号はブロック内の奇数番（或は偶数番）のすべて
の情報信号の１′１”の数が偶数ならば１１０１１とし
奇数ならば“１”とする。
２ビット連続誤りは奇数番の情報と偶数番の情報とに１
ビツトずつ分散して現れるため、第２のパリティ記号に
よって検出することが可能である。
ビツトずつ分散して現れるため、第２のパリティ記号に
よって検出することが可能である。
一方、１ビツトの誤りは第１のパリティ記号によって確
実に検出することができる。
実に検出することができる。
以下、本発明の一実施例を説明する。第１図はパリティ
記号生成回路の回路図、第２図は第１図の回路のフロー
チャートを示す。パリティ記号生成回路は、フリップフ
ロップ１０〜１４、エクスクル−シブオア回路３０．３
３、インバータ回路３２より構成され、以下のように動
作する。端子２０より入力した情報記号（ａ）は、エク
スクル−シブオア回路３０を通って第１のパリティ記号
を作成するためのフリップフロップ１０に入力されると
同時に、エクスクル−シブオア回路３３を通って第２の
パリティ記号を作成するためのフリップフロップ１２に
入力される。情報に同期したクロック（ｂ）は端子２１
より入力され、インバータ回路３２によって位相反転さ
れた後、フリップフロップ１０．１４に入力される。フ
リップフロップ１０は、入力したクロックが立ち上がる
毎にフリップフロップ１０の出力（ｄ）と情報（ａ）と
のエクスクル−シブオアを記憶する。記憶される情報は
これまで入力した情報（ａ）の１”の数が偶数ならば′
０”は奇数ならば１”となる。一方、フリップフロップ
１４は入力したクロックを２分周し、情報（ａ）が奇数
番の時に立ち上がるクロック（ｆ）を作成し、フリップ
フロップ１２に出力する。フリップフロップ１゛２は、
クロック（ｆ）が立ち上がる毎にフリップフロップ１２
の出力（ｇ）と情報（ａ）とのエクスクル−シブオアを
記憶する。
記号生成回路の回路図、第２図は第１図の回路のフロー
チャートを示す。パリティ記号生成回路は、フリップフ
ロップ１０〜１４、エクスクル−シブオア回路３０．３
３、インバータ回路３２より構成され、以下のように動
作する。端子２０より入力した情報記号（ａ）は、エク
スクル−シブオア回路３０を通って第１のパリティ記号
を作成するためのフリップフロップ１０に入力されると
同時に、エクスクル−シブオア回路３３を通って第２の
パリティ記号を作成するためのフリップフロップ１２に
入力される。情報に同期したクロック（ｂ）は端子２１
より入力され、インバータ回路３２によって位相反転さ
れた後、フリップフロップ１０．１４に入力される。フ
リップフロップ１０は、入力したクロックが立ち上がる
毎にフリップフロップ１０の出力（ｄ）と情報（ａ）と
のエクスクル−シブオアを記憶する。記憶される情報は
これまで入力した情報（ａ）の１”の数が偶数ならば′
０”は奇数ならば１”となる。一方、フリップフロップ
１４は入力したクロックを２分周し、情報（ａ）が奇数
番の時に立ち上がるクロック（ｆ）を作成し、フリップ
フロップ１２に出力する。フリップフロップ１゛２は、
クロック（ｆ）が立ち上がる毎にフリップフロップ１２
の出力（ｇ）と情報（ａ）とのエクスクル−シブオアを
記憶する。
記憶される情報はこれまでに入力した情報（ａ）のうち
奇数番の情報のＩＩ １１１の数が偶数ならば′０”に
奇数ならば“１”となる。端子２２からはブロックの区
切りを表わすパルス（ｃ）が入力され、フリップフロッ
プ１０．１２のリセット端子、フリップフロップ１１．
１３のクロック端子に接続されている。ブロックの区切
りにおいてパルス（Ｃ）が“１ｎとなった時、フリップ
プロップ１０゜１２の内容をフリップフロップ１１．１
３にそれぞれ転送して保持するとともに、フリップフロ
ップ１０．１２の内容をリセットする。端子２３゜２４
より第１のパリティ記号および第２のパリティ記号がそ
れぞれ出力される６なお、受信側におけるパリティ検査
回路では、第１図と同様の回路を用いて受信した情報信
号よりパリティ記号を作成し、これと受信したパリティ
記号とを比較する。
奇数番の情報のＩＩ １１１の数が偶数ならば′０”に
奇数ならば“１”となる。端子２２からはブロックの区
切りを表わすパルス（ｃ）が入力され、フリップフロッ
プ１０．１２のリセット端子、フリップフロップ１１．
１３のクロック端子に接続されている。ブロックの区切
りにおいてパルス（Ｃ）が“１ｎとなった時、フリップ
プロップ１０゜１２の内容をフリップフロップ１１．１
３にそれぞれ転送して保持するとともに、フリップフロ
ップ１０．１２の内容をリセットする。端子２３゜２４
より第１のパリティ記号および第２のパリティ記号がそ
れぞれ出力される６なお、受信側におけるパリティ検査
回路では、第１図と同様の回路を用いて受信した情報信
号よりパリティ記号を作成し、これと受信したパリティ
記号とを比較する。
次に、２ビット連続誤りが生起した場合の誤り検出の例
を説明する。例として、ブロックの長さが９ビツトであ
り、情報系列７ビツトと第１及び第２のパリティ記号か
ら構成されているものとし、情報記号が（１００１０１
０）であるとする。この時、第１及び第２のパリティ記
号は両者ともに゛′１″となる。まず、１ビット誤りが
生起して、送信記号（１００１０１０１１）が（１１０
１（［０１１）として受信されたとすると、受信した情
報記号より作成した第１及び第２のパリティ記号はそれ
ぞれＩＩ ＯＦｌ。
を説明する。例として、ブロックの長さが９ビツトであ
り、情報系列７ビツトと第１及び第２のパリティ記号か
ら構成されているものとし、情報記号が（１００１０１
０）であるとする。この時、第１及び第２のパリティ記
号は両者ともに゛′１″となる。まず、１ビット誤りが
生起して、送信記号（１００１０１０１１）が（１１０
１（［０１１）として受信されたとすると、受信した情
報記号より作成した第１及び第２のパリティ記号はそれ
ぞれＩＩ ＯＦｌ。
Ｉｔ １ ｊｌとなり、第１のパリティ記号によって１
ビット誤りの生起が検出される。次に、２ビット連続誤
りが生起して、（１１１１０１０１１） として受信
されたとすると、受信した情報記号より作成した第１及
び第２のパリティ記号はそれぞれ“１ ｎ。
ビット誤りの生起が検出される。次に、２ビット連続誤
りが生起して、（１１１１０１０１１） として受信
されたとすると、受信した情報記号より作成した第１及
び第２のパリティ記号はそれぞれ“１ ｎ。
“０″となり、第２のパリティ記号によって誤り。
が検出される。
以上の説明から明らかなように、本発明によれば、１ビ
ット誤りと２ビット連続誤りの両者を十分高い精度で検
出することが可能である。
ット誤りと２ビット連続誤りの両者を十分高い精度で検
出することが可能である。
第１図は本発明の一実施例を示す回路図、第２図は第１
図を補足するためのタイムチャートである。
図を補足するためのタイムチャートである。
Claims (1)
- 【特許請求の範囲】 １、情報系列にパリテイ記号を付加して送信し、受信側
でパリテイ検査を行う方式において、情報系列中の特定
ブロック内のすべての情報記号の排他的論理和から作成
される第１のパリテイ記号と情報系列中の特定ブロック
内の奇数番（或は偶数番）のすべての情報記号から作成
される第２のパリテイ記号とを情報系列に付加して送信
し、受信側で該第１及び第２のパリテイ記号についてパ
リテイ検査を行うことを特徴とするパリテイ検査方式。 ２、伝送フレーム中の予備ビットに前記第２のパリテイ
記号を挿入することを特徴とする特許請求の範囲第１項
記載のパリテイ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24065484A JPS61120533A (ja) | 1984-11-16 | 1984-11-16 | パリテイ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24065484A JPS61120533A (ja) | 1984-11-16 | 1984-11-16 | パリテイ検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61120533A true JPS61120533A (ja) | 1986-06-07 |
Family
ID=17062703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24065484A Pending JPS61120533A (ja) | 1984-11-16 | 1984-11-16 | パリテイ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61120533A (ja) |
-
1984
- 1984-11-16 JP JP24065484A patent/JPS61120533A/ja active Pending
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