JPS61117945A - 中継器用送信制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル伝送路中においてリアルタイムの中
継を行なう中継器の内部回路に用いられ、受信データの
数に対して送信データの数を一致させる送信制御回路に
関する。

（従来の技術） デジタル伝送路ではその伝送距離が長くなると、伝送路
での損失が大きくなり、これに伴なって伝送路中を伝送
されるデータを構成する信号のレベルの減衰が大きくな
る。デジタル伝送路中のデータは、２値化されたレベル
の組み合わせでその内容が表現されたものであるので、
そのレベルの減衰が大きくなれば、受信側の回路でレベ
ルの判別をする際に、その判別ができなくなる。

このため、伝送路の途中に、特に伝送距離が長い伝送路
には、減衰された信号のレベルを元のレベルのものに増
幅修正する中継器が必要となる。

この場合、伝送路によっては、信号のレベルが減衰する
だけでなく、伝送路内での容量成分や誘導成分により信
号に位相歪が生じる場合がある。

したがって、単に信号のレベルを増幅修正するだけでは
、その位相歪を修正することができないが、この位相歪
が修正されないと、例えば伝送路の最終受信端部ではそ
の位相歪が蓄積されてしまい、該受信端部では正常にデ
ータを受信することができなくなる。

このような問題を解決するために、一般には信号を一旦
復調することによりデータをそのレベルや位相歪の修正
が行ない易い形にし、そしてその修正の後で再度、デー
タを変調して伝送路中に送出するような中継器が利用さ
れている。

ところで、常時一定長のフレームを中継する中継器にお
いては特に問題とならないが、可変長のパケット構造の
フレーム形式を採用しているシステム、例えばローカル
・エリア・ネットワーク（ＬＡＮ）に使用される中継器
においては、中継器に入力する受信データの数と、この
中継器から出力される送信データの数とが一致しなけれ
ばならない。具体的には、受信データを復調する際に受
信データの数を正確に数え、そのカウントした数と同数
のデータを変調し送信しなければならない。

この場合、変調方式に、マンチェスターコードのような
りロック再生が可能な方式が採用されているときは、受
信データから受信クロックが得られるから、該受信デー
タの復調時に受信クロックの数を数え、送信の際に中継
器固有のクロックに基づき受信クロックのカウント数と
同数分のデータを変調し送信すればよい。

このため、従来、可変長のパケット構造のデータを伝送
するシステムに関しては、第３図のブロック図に示すよ
うな中継器が考えられている。即ち、受信データは復調
器０１で復調され、ファーストイン・ファーストアウト
回路（以下、ＦＩＦＯ回路という）０２でバッファリン
グされたのち、変調器０３で再度変調されて再送信され
るが、受信データの復調時にはその受信クロックがアッ
プ／ダウンカウンタ０４のアップカウント端子に入力し
てその数がカウントされ、送信時には送信クロックが前
記アップ／ダウンカウンタ０４のダウンカウント端子に
人力し、アップ／ダウンカウンタＯ４のカウント数がｒ
ＯＪになるまでＦＩＦＯ回路０２内のデータの読み出し
が続行され、カウント数が「０」になるとＦＩＦＯ回路
０２と変調器０３との間で送信ゲート０５が閉じるよう
になっている。

第３図中、０６は送信クロックを発生する発振器、０７
はアップ／ダウンカウンタ０４のカウント出力をゲート
開閉信号に変換するバイナリデコーダである。

しかしながら、このような中継器では、■フレームが致
方ビットであるような長いデータを中継する場合、その
ｌフレーム分のビット数をカウントしうるカウンタと、
■フレーム分のデータをバッファリングしうるＦＩＦＯ
回路とを必要とするばかりでなく、■フレーム分のデー
タをバッファリングするために少なくともそのエフレー
ム長に相当する長さの遅延時間が生じてしまう。

この点に関し、Ｃ５ＭＡ／ＣＤ方式のＬＡＮ等のように
、そのシステム全体の伝送遅延時間に制約がある場合に
は、リアルタイムでの中継が要求されるのであって、こ
のシステムに使用する中継器は、散万ビブトに及ぶ長い
フレームも数ビツト程度の僅かの遅延時間で中継しなけ
ればならない。

つまり受信データを導入しながら同時に送信データを出
力しなければならない。そのため、このような中継が要
求されるシステムには、前記第３図の従来の中１１器で
は、中継のための伝送遅延時間が大きすぎて採用しがた
い。

本発明は、このような事情に鑑みてなされたものであっ
て、カウント数の大きなカウンタや、バッファリングデ
ータ数の多いＦＩＦＯ回路を用いることなく、簡単な回
路構成のものでもって、中継遅延時間をなくしてリアル
タイムでの中継を可能にすることを目的とする。

（問題点を解決するための手段） 本発明は、このような目的を達成するために、受信デー
タの入力とともに受信クロックのカウントを開始する受
信カウンタと、前記受信カウンタのカウント動作中に送
信クロックのカウントを開始する送信カウンタと、前記
受信カウンタおよび送信カウンタの両カウント出力を比
較するコンパレータと、該コンパレータの一致を示す判
定信号によりデータバッファ用ＦＩＦＯ回路と変！７ｉ
器との間の伝送路を閉じる送信ゲートとを備えて中継器
用送信制御回路を構成したものである。

（実施例） 以下、本発明を図面に示す実施例に基づいて詳細に説明
する。第１図は、この実施例のブロック図である。この
実施例の中継器は、復調器１０と、変調器２０と、デー
タバッファ用のＦＩＦＯ回路３０と、発振器４０と、送
信制御回路５０とを備えて構成されている。前記復調器
ｌＯは伝送路からの受信データを復調するとともに、受
信クロックｃｋｌを発生する。また、変調器２０は、Ｆ
［ＦＯ回路３０からの出力を変調し、発振器４０からの
送信クロックｃｋ２に基づいて伝送路に送信する。

受信クロックｃｋｌと送信クロックｃｋ２とは互いに非
同期であり、この実施例の中継器は、このようなりロッ
クｃｋｌ　、ｃｋ２で受信データを再送信するデジタル
中継器であり、またＦＩＦＯ回路３０は、データの書き
込みを受信クロックｃｋｌで行ない、データの読み出し
を送信クロックｃｋ２で行なって、前記両りロプクｃｋ
ｌ　、ｃｋ２のクロック差を吸収するバッファとしての
機能を有している。

しかして送信制御回路５０は、復調された受信データの
数に対して、変調され送信される送信データの数を一致
させる回路であって、受信クロックｃｋｌがアップカウ
ント端子に人力する受信カウンタ５１と、送信クロック
ｃｋ２がアップカウント端子に入力する送信カウンタ５
２と、前瓦両カウンタ５１，５２のカウント出力を比較
するコンパレータ５３と、ＦＩＦＯ回路３０と変調器２
０との間の伝送路上に設けられた送信ゲート５４とを備
える。

ここで使用する両カウンタ５１，５２およびコンパレー
タ５３は、この中継器で中継すべきデータのフレーム長
に相当するビット数のものである必要はなく、少なくと
も以下の条件を満たすビット数Ｔのものであればよい。

■’ｌ’＞２Ｘ（フレーム長） ×［（発振器の最大偏差）×２］ あるいは、 ■Ｔ＞２Ｘ（フレーム長） Ｘ［（受信クロックの最大偏差） ＋（送信クロックの最大偏差）コ したがって、受信カウンタ５Ｌと送信カウンタ５２はい
ずれもＴビットをカウントしたのち、初期値に戻るよう
になっている。この実施例では、両カウント５１．５２
はいずれも４ビツトカウンタであり、コンパレータ５３
はバイナリコンパレータである。

次に上記構成の動作を第２図のタイムチャートに基づい
て説明する。復調器１０に受信データが入力すると、該
受信データは復調されてＦＩＦＯ回路３０に人力し、こ
のＦＩＦＯ回路３０にラッチされる。復調器１０への受
信データの入力と同時に、復８器１０は受信クロックｃ
ｋｌを発生するが、この受信クロックｃｋｌは、予めク
リアされている受信カウンタ５１のアップカウント端子
に入力し、これによって受信カウンタ５１は第２図（Ａ
）に示すように受信クロックｃｋｌのカウントを開始す
る。このカウント開始後、数ビット分の遅延時間をおい
てＦ’ＩＦＯ回路３０にラッチされているデータが読み
出されて変調器２０に人力し、送信が開始されるが、こ
の送信の開始と同時に、送信カウンタ５２は第２図（Ｂ
）に示すように送信クロックｃｋ２のカウントを開始す
る。

この場合、送信カウンタ５２のカウント開始時点で、送
信カウンタ５１のカウント数と受信カウンタ５２のカウ
ント数とが一致しないよう互いに異なる数に設定されて
いる。そうしないと、送信カウンタ５１のカウント開始
と同時に、そのカウント数と受信カウンタ５」のカウン
ト数が一致してしまうからである。この実施例では、受
信カウンタ５１のカウント数が「３」であるとき、送信
カウンタ５２のカウント数がｒｌＪから始まるようにな
っている。

受信カウンタ５１のカウント動作と送信カウンタ５２の
カウント動作とが並行して行なわれているときは、常に
両カウント数は互いに異なっており、一致することがな
い。

この場合、受信クロツクｃｋｌと送信クロックｃｋ２と
のタイミング誤差が大きければ、送信カウンタ５２のカ
ウント数が受信カウンタ５１のカウント数を追い越した
り、あるいは受信カウンタ５１のカウントが送信カウン
タ５２のカウントより１周回分速く進んだりして、両カ
ウンタ５１，５２のカウント動作中に不側にカウント数
が一致することが考えられるが、この中継器を使用する
システム全体の発振器が同程度の精度のものであれば、
飲方ビットのフレームを中継するときにも、そのタイミ
ング誤差を数ビツト以内に収めることができ、カウント
動作中に両カウンタ５１，５２のカウント数が一致する
不測の事態を避けることができる。

次に受信データが終了すると、受信カウンタ５１はカウ
ント動作を停止する。この時点の受信カウンタ５１のカ
ウント値は受信データの数に対応した数であり、詳しく
は、受信データの入力期間内の受信クロ１りｃｋｌの数
を１回分のカウント数Ｔ（ビット敢）で除したときの余
りの数である。このときは、まだ送信カウンタ５２はカ
ウントを続行しており、送信カウンタ５２のカウント数
が前記した受信カウンタ５１の最終カウント数に一致す
ると、コンパレータ５３の出力信号がアクティブとなり
、この一致を示す出力信号により送信ゲート５４が閉じ
られ、送信データの送出が停止する。これによって、送
信データの敗が受信データの数に一致することになる。

（効果） 以上のように、本発明によれば、受信データが入力して
いる間に、並行して送信カウンタで送信データの数をカ
ウントして送信データの数を受信データの数に一致させ
るから、本発明の送信制御回路を用いた中継器では、可
変長のパケット構造のフレームをであっても、これを正
確、かつリアルタイムで中継することができる。

しかも、本発明の送信制御回路を用いた中継器では、数
ビツト程度をカウントしうるカウンタや、数ビツト程度
のデータをバッファリングしうるＦＩＦＯ回路を用いれ
ばよく、従来の中継器のようにカウント数の大きなカウ
ンタやバッファリングデータ敗の多いＦＩＦＯ回路を用
いる必要がなく、中継器全体の回路構成を簡略化しうる
。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はその
動作を示すタイムチャート、第３図は従来の中継器のブ
ロック図である。 ＩＯ・・・復調器、２０・・・変調器、３０・・・ＦＩ
ＦＯ回路、５０・・・送信制御回路、５１・・・受信カ
ウンタ、５２・・・送信カウンタ、５３・・・コンパレ
ータ、５４・・・送信ゲート。

Claims (1)

【特許請求の範囲】
1. （１）リアルタイムでデジタルデータの中継を行なう中
   継器において復調器に入力する受信データの数に対して
   、該受信データの入力中に変調器で変調され送信される
   送信データの数が一致するよう送信を制御する回路であ
   って、 受信データの入力とともに受信クロックのカウントを開
   始する受信カウンタと、 前記受信カウンタのカウント動作中に送信クロックのカ
   ウントを開始する送信カウンタと、 前記受信カウンタおよび送信カウンタの両カウント出力
   を比較するコンパレータと、 該コンパレータの一致を示す判定信号によりデータバッ
   ファ用ファーストイン・ファーストアウト回路と変調器
   との間の伝送路を閉じる送信ゲートとを備えた中継器用
   送信制御回路。