JPS61110239A - マイクロプログラムシーケンスコントローラおよびその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連出願についての相互参照 この発明に特別に関係のある関連の係属出願は、オレ・
モーラとサンジエイ・イＶのために１９８４年５月８日
に出願され本出願の譲受人に壌渡されている「割込可能
に構成されたマイクロプログラム１６ビツトアドレス・
シーケンス・コントローラ」と題する米国出願用６０８
．３１９号である。

この発明は一般にはマイクロプログラムメモリに記憶さ
れているマイクロインストラクションの実行シーケンス
を−ＩＩＩｌするワンチップの割込およびトラップ可能
なマイクロプログラム・シーケンス・コントローラに関
するものであり、より特定的には割込モードまたはトラ
ップモードのいずれかでコントローラの使用者選択操作
を与える７チツプ上の回路を持ったマイクロプログラム
・シーケンス・コントローラに関する。

発明の背景 典型的にマイクロプログラムシステムは建築物における
建造ブロックのように使用される様々な超大規模集積回
路（ＶＬＳ　Ｉ　）チップから構成され、それは２つの
サブセクションに分けることができる。それは実行され
るべきインストラクションの順序や解読を管理するＩＩ
Ｉａｌｌセクションと、データ上の命令によって要求さ
れる動作を遂行するデータ処理セクションである。制御
セクションはマイクロプログラムアドレスを発行するマ
イクロプログラム・シーケンス・コントローラと、マイ
クロインストラクションを保有するマイクロプログラム
メモリとを含んでいるのが普通である。

各マイクロインストラクションはデータ処理セクション
内の素子をｔｉｌｌ　１１１１するための複数のピット
を含んでいる。さらに、マイクロインストラクションは
情報処理機能を持つ周辺装置へ伝送される複数ビットか
らなる周辺ｌ１１１１１部分を有している。

その結果、ホスト・マイクロプログラムシステムからデ
ータを受取るかまたは送るように要求される場合、その
要求はホスト・マイクロコンピュータによる最小の時間
とコントロールを要求する。

周辺のコントローラの動作において、マイクロコンピュ
ータは、しばしば電源異常、機械の誤動作、　′制御パ
ネルのサービス要求、外部タイマ信号、および入力／出
力デバイスのサービス要求といった非同期式の事象への
十分な同期と応答についての要求に直面する。これらの
非同期式事象をハンドリングすることは、要求される応
答時間、システムの処理能力比、ハードウェアのコスト
、およびメモリスペースの事項において、システム遂行
の真のものさしである。

非同期式事象をハンドリングする１つのアプローチは各
可能な非同期式事象に共同する状態表示器を設けること
である。そうすればマイクロコンピュータはシーケンス
に各表示器をテストし、事実上サービスが必要か否かを
間合せする。これは餞型的にはボリング法といわれてお
り、しばしばマイクロプログラムのソフトウェアで実現
される。

しかしながら、このボリング法は時間とマイクロプログ
ラムメモリのスペースを消費する。システムの処理能力
比が低下し、応答時間が増大し、こういう場合でなけれ
ば付加的な目的に使用できるであろうマイクロプログラ
ムスペースがこれらの非同ｆｉ１式事実に対する応答の
ハンドリング専用とされる。

非同期式事象は「割込」と名付けられる技法を通して統
制することもでき、その場合には事象が要求信号を発生
する。要求信号の受信時にマイクロコンピュータシステ
ムは、それが現在実行しているプログラムを中止して事
象サービスルーチンを実行し、その後その中止されたプ
ログラムの実行を再び行なうことができる。この方法は
回路の付加的費用をかけて、特に高性能動作システムに
好ましい。マイクロコンピュータがすべてのステータス
信号を登録しなければならないことによって重荷を負わ
されることはない。むしろサービスルーチンは要求され
たときだけ実行される。このようにして、応答時間が早
いので−ＩＩＩ有効である。

そして今日の高性能なデータ処理システムによって求め
られるのはこの低い応答時間である。

しかし、今日得られるバイポーラマイクロコンピュータ
システムで割込技法を使うことには、まだ多少の問題と
不利益が存在する。現在、付加的な回路が必要であり、
またシーケンサは割込要求回路自身をサービスする時間
を持つようにプログラムされなければならない。さらに
割込技法は現在実行しているプログラムを中止する前に
、割込要求信号が受信されたときに実行されていたイン
ストラクションが完遂されるのを許容するように通常行
なわれる。その結果すべてのレジスタとプログラムカウ
ンタの新しい内容、および成る他のｍが貯蔵され、それ
から制御が適当な割込事象サービスルーチンへ移送され
る。

しかしながら、かなりの非同期式事象は現在実行されて
いるマイクロインストラクションの完遂が取消せないエ
ラーを引起こすという性質を持っている。たとえば、現
在のマイクロインストラクションが単一サイクルでワー
ドの境界を横切ってメモリへワードの８込を要求してい
る場合である。

そのようなエラーを避けるために、現在のマイクロプロ
グラム・シーケンス・コントローラはトラップと名付け
られるものを履行する、実質的な量の外部論理回路を特
別に装備されなければならない。そのような回路には、
チップ数の増加、チップコスト、ビンの相互接続、スペ
ースの必要性、およびチップ間の信号伝播遅延が伴なう
。

発明の要約 本発明は現在実行しているインストラクションの流れの
割込とトラップのどちらをも許すチップ上の回路を有す
るマイクロプログラム・シーケンス・コントローラに向
けられている。どのような所与の適用においても、非同
期式事象をハンドリングする特別な方法は外部の信号の
特別なセットをコントローラのターミナルピンへ与える
ことによって使用者に簡単に選ばれる。全体的なコント
ローラの構造はそれが単一の集積回路として作成できる
ように構成される。

本発明によれば、マイクロプログラムメモリに記憶され
ているマイクロインストラクションの実行シーケンスを
制御するように意図されたアドレスシーケンサとして使
用されるマイクロプログラムコントローラは非同期式事
象ハンドリング要求（以下「トラップＪという）に応答
して、コントローラが現在実行しているマイクロインス
トラクションの実行を打切って所定のサブルーチンヘブ
ランチするのを自動的に許す回路が設けられる。

その−Ｊントローラはシーケンシャルなセットのマイク
ロインストラクションをアクセスするためにマイクロプ
ログラムメモリへ与えられるシーケンシャルなアドレス
を発生する回路、発生されたアドレスを保持するプログ
ラムアドレスレジスタ、ランダムアクセスメモリ（ＲＡ
Ｍ）、ラストイン、ファーストアウトスタックおよび割
込／トラップハンドリング論理回路を含んでいる。

非同期式事象ハンドリング要求が受信されると、割込／
トラップハンドリング論理は要求をサービスするために
どのモードが採用されるべきかを決定する。すなわち、
その要求は現在実行しているマイクロインストラクショ
ンの実行の次に現在のインストラクションの流れに割込
をかけることによって、または現在実行しているマイク
ロインストラクションの流れをトラップするとともに現
在実行しているマイクロインストラクションを打切るこ
とによってサービスされる。論理回路はコントローラに
現在残存している情報を記憶する。それによって、その
情報は現在実行している流れの適当な点に戻る。すなわ
ち、割込されたマイクロインストラクションの次に続く
マイクロインストラクション、またはトラップされたと
き実行していたマイクロインストラクションのいずれか
に非同期式事象をサービスづるナブル−チンが完遂した
侵で戻る。

本発明の割込／トラップハンドリング論理は割込／トラ
ップのどんな収容レベルをも統制できる。

本発明の特徴と利益の十分な理解のために添付図面に関
係してなされる後に続く詳細な説明を参照されたい。

好ましい実施例の説明 Ａ、　ニル 今日多くのディジタルデバイスはマイクロプログラミン
グを利用している。そのようなデバイスでは、デバイス
コントロールの大部分がゲートやフリップ７０ツブの大
きなアレイよりもむしろ、リード・オンリ・メモリ（Ｒ
ＯＭ）を利用して遂行される。この方法はしばしばデイ
ジタルデパイスにおけるパッケージ数を減少させるとと
もに、ランダムロジックの使用では存在しない高配列の
構造を！！！供する。さらに、マイクロプログラミング
はデバイスのインストラクション変更を非常に簡単にセ
ットしてデバイスの生産棲の技術］ストを実質的に引下
げる。

ｌｉｌ！１図はプログラマブル・ディジタルデバイスで
使用される典型的なマイクロプロセッサシステムの構成
を示しており、２つの異なるセクション、すなわち左側
のインストラクション取得および処理のセクションＡと
右側のデータ取得および処理取扱いのセクションＢとに
分けることができる。

セクションＡは、その心臓部として、一般に参照番号１
０で表わされる、本発明のマイクロプログラム・シーケ
ンス・コントローラを有している。

データ取得および取扱いセクションＢは一般に１２とし
て表示されるデータ処理回路を有しており、そのデータ
処理回路はワーキングレジスタ１４、演算論理装Ｍ　（
ＡＬｔＪ）１６およびステータスレジスタ１日を含んで
いる。データ処理回路は、プログラムカウンタ２２によ
ってアドレスされメモリアドレスレジスタ２４を通して
アクセスされるメモリ２０から獲得したデータを一般に
２１として表わされるデータ取得回路によって指定され
た機械命令によって要求されるどんな動作でもそれを実
行することによって処理する。各機械命令はマイクロプ
ログラム・シーケンス・コントローラ１０により選択さ
れたマイクロインストラクションのシーケンスによって
マイクロプロセッサ上で履行される。

議論の目的のために第１図に示される成るブロックは指
定のラインによってはっきりと相互接続されて示されて
いるが、図示されたブロック間のデータ伝送が双方向デ
ータバス２６に沿って行なわれるということは理解され
るべきである。同様にアドレスはアドレスバス２８によ
って図示のブロック間を伝送される。

マイクロプログラム・シーケンス・コントローラ１０は
最終的にマイクロプログラムメモリ３０から発生するマ
イクロインストラクションのシーケンスを決定するアド
レスを発生する。マイクロプログラム・シーケンス・コ
ントローラ１０によって発生されたアドレスはコントロ
ーラ１０のデータＯＵＴターミナルからＹアドレスバス
３２によってマイクロプログラムメモリ３０のアドレス
回路（図示せず）へ伝送される。そのようなマイクロイ
ンストラクションアドレスの供給を受けて、マイクロプ
ログラムメモリ３０はマイクロインストラクションバス
３４に通常３２もしくはそれ以上のビットオーダのワー
ド長からなるマイクロインストラクションを発生する。

マイクロインストラクションバス３４はバイブラインレ
ジスタ３６のデータ入力にマイクロインストラクション
を伝送する。そのバイブラインレジスタはマイクロイン
ストラクションを受信し一時的に保持する。マイクロイ
ンストラクションがパイプラインレジスタ３６に入って
いる間、そのレジスタの出力ラインは種々のシステム素
子へいく。そのマイクロインストラクションの一部は実
行されるべき次のマイクロコンピュータのアドレスを決
定するためにシーケンス・コントローラへ戻される。次
のアドレスはマイクロプログラム・シーケンス・コント
ローラ１０によって計痺され、Ｙアドレスバス３２を通
してマイクロプログラムメモリ３０へ伝送される。そし
て次のマイクロインストラクションがパイプラインレジ
スタ３６の入力へ着席する。

マイクロプログラム・シーケンス・コント０−ラ１０へ
戻るマイクロインストラクションのそれらの部分はコン
トローラ・インストラクションパス３８によって伝送さ
れる６ビツトのコントローラ・インストラクションワー
ドと、コントローラ・データバス４０によってシーケン
ス・コントローラ１０のデータバス入力へ伝送されるマ
ルチビットのデータワードとを含ｌυでいる。

マイクロインストラクションの他の部分はプロセッサ・
インストラクションパス４２に沿ってデータ処理回路１
２へ伝達されるコントロール信号である。メモリ２ｏか
らワーキングレジスタ１４へ移送され′て演算論理装置
で処理され、その結果がメモリ２０へ移送されるデータ
をこれらの信号は生じさせる。データ処理の間、プロセ
ッサは成るピットをステータスレジスタ１８へセットす
る。

プロセッサデバイスはこの情報をマイクロプログラム・
シルケンス・コントローラ１０へ伝送することができる
。たとえば、ステータスレジスタ１８の信号はデータ処
理回路の条件テスト（ｃＴ）出力へもたらされ得る。デ
ータ処理回路はＣＴ小出力複数の条件テスト信号をマル
チプレクサできる回路を含む。ここで記述する機能を与
えるデータ処理回路の詳細な説明はジョン　ミックとジ
ムブリックによる［ピットスライス・マイクロプロセッ
サの設計Ｊ　、Ｍｃ　Ｑｒａｗ　−Ｈｌｌｌ、　　１９
８０　１ＳＢＮ　　０−０７−０４１７８１−４に記ｌ
！されている。

データ処理回路１２のＣＴ小出力現われるテスト信号は
スニ二−タス信号ライン４４を通してマイクロプログラ
ム・コントローラ１０のテスト入力へ供給され、そこで
選択人力５ｏ−３３の制御のもとで、それらはマイクロ
プログラムメモリ３０に与えられるアドレスを条件的に
修正するために使用される。

マイクロインストラクション・ブランチアドレスは５つ
のソースのいずれか１つから得ることができる：第１は
マイクロプログラム・シーケンス・コントローラのデー
タイン入力へ通じるコントローラ・データバス４０から
のものである。なお、マイクロプログラム・シーケンス
・コントローラでは、それがマイクロプログラム・アド
レスに使用される。マイクロインストラクション・アド
レスの第２の可能なソースはマイクロインストラクショ
ン・レジスタ５１を通してマイクロプログラム・シーケ
ンス・コントローラ１０のＡＵＸ−データイン入力へ接
続されるマツピング・リード・オンリ・メモリ（ＲＯＭ
）からである。これらのアドレスはデータイン入力上の
アドレスに対し二者択一的なものとして成るマイクロイ
ンストラクションによって利用される。マツピングＲＯ
Ｍは　、典型的に始動マイクロルーチン・ブランチアド
レスを含んでおり、それ自身インストラクションレジス
タ５２の出力によってアドレスされる。インストラクシ
ョンレジスタ５２にはプログラムカウンタ２２の指令の
もとにメモリ２０から機械命令が与えられる。機械命令
は（マイクロプログラムメモリ３０に記憶されている）
いくつかのマイクロインストラクションをシーケンスに
遂行することによって実行される。

マイクロプログラム・シーケンス・コントローラ１０へ
のいわゆる４ビツトマルチウエイ入力ＭＯ，Ｍｌ、Ｍ２
Ｉ３よびＭ３が第３のマイクロインストラクション・ブ
ランチアドレス・ソースであり、それによって成るマイ
クロインストラクションはデータイン入力の２つの最下
位ビット値に依存してそのデータイン入力の最下位４ピ
ツトの代わりにＭＯ，Ｍｌ、Ｍ２またはＭ３に現われる
４ビツトパターンの１つを置換えるのを許容する。

第４および第５のマイクロインストラクション・ブラン
チアドレス・ソースはコントローラ１０の内部レジスタ
からのものである；たとえばスタックレジスタのトップ
からの戻りアドレスもしくはル−プアドレスまたはマイ
クロプログラム・カウンタレジスタからの次のシーケン
スアドレスである。

マイクロプログラム・シーケンス・コント０−ラ１０は
内部マルチプレクサを有している。そのマルチプレクサ
はマイクロイシストラクシ３ンの指令に基づいて５つの
ブランチアドレス・ソースの特定の１つを選択するのを
コントロールする。

マイクロプログラム・シーケンス・コントローラの典型
的な適用では、非同期式事象ハンドリング要求をサービ
スする回路５４が含まれる。たとえば第１図に示される
ように割込／トラップコントローラ５０と割込／トラッ
プベクトルＦＲＯＭ（ＩＶＰ）５８である。割込／トラ
ップコントローラ５６はその入力（ＩＩｌ、ＩＦ５　、
・・・ＩＩｎ）においである種のサービス（すなわち、
データ移送、読出切換等）を要求する周辺装置から対応
する信号ライン６０を通して割込もしくはトラップ信号
を受取る。割込もしくはトラップ信号がその■。

−■ｎ入力の１つで受信されると、割込／トラップコン
トローラ５６は、その割込／トラップ（ＩＮ　Ｔ　／　
Ｔ　ＲＡ　Ｐ　）出力から割込もしくはトラップ要求信
号を発生する。その信号は信号ライン６１を通してマイ
クロプログラムコントローラ１０の１組の割込／トラッ
プ（ＩＮＴＲ／ＴＲＰ）入力へ伝送される。わかるよう
に、マイクロプログラムコントローラ１０により、その
Ｉ　ＮＴＲ／ＴＲｉ入力に受信された信号によってその
コントローラはコントローラ１０の種々のレジスタに現
在含まれている情報を記憶するように記憶ルーチンを始
動させる。これは適当な場所で現在のマイクロインスト
ラクション・シーケンスに戻るのを可能にするためであ
る。

受諾した非同期事象ハンドリング要求を受信してから、
コントローラ１０は出力ＩＮＴＡに承認割込／トラップ
信号を発生する。その信号はライン６２を通してＩＶＰ
５８と割込／トラップコントローラ５６へ送られる。そ
の割込／トラップコントローラはサービスを要求する特
定の！！意を識別するマルチビ、ットワードを作り出す
。その作り出されたワードは信号ライン６４によってＩ
ＶＰ５８へ伝送される。ＩＶＰ５８の各記憶場所は個々
の要求をサービスするのに必要なマイクロプログラムメ
モリ３０に含まれている各マイクロプログラム・シーケ
ンスのアドレスを含んでいる。したがって、割込／トラ
ップコントローラ５６によって発生され信号ライン６４
により伝送されるコード化ワードはＩＶＰ５８のアドレ
ス回路へ供給される。今度はＩＶＰが、必要となった非
同期式事象ハンドリング・サブルーチンの第１マイクロ
インストラクシヨン・アドレスをベクトルアドレスバス
６６を通してマイクロプログラムメモリ３０へ伝送する
。そのベクトルアドレスバスは３状態のバッファを通し
てＹアドレスバス３２に相互接続している。

ＩＶＰ５８から伝送されるベクトルアドレスがマイクロ
プログラムメモリ３０へ供給されると、非同期式事象要
求サービスを扱うのに必要なサブルーチンのためのマイ
クロインストラクションがパイプラインレジスタ３６ヘ
ロードされる。すべてのマイクロインストラクションの
場合と同様に、バイブラインレジスタ３６に含まれてい
るマイクロインストラクション部分はマイクロプログラ
ム・シーケンス・コントローラ１０に非同期式事象サブ
ルーチンのマイクロインストラクション・シーケンスを
制御させるためにコントローラ・インストラクションバ
ス３８を通してマイクロプログラム・シーケンス・コン
トローラ１０へ戻される。

さらに、これらのマイクロインストラクション部分はバ
ス３８を通して割込／トラップコントローラ５６へ送ら
れる。そこではマイクロインストラクション部分を内部
制御信号を発生させるために使用する。非同期式事象が
サービスされているとき、Ｗ５後のマイクロインストラ
クションによってマイクロプログラム・シーケンス・コ
ントローラ番よそれがジセンプしたアドレス発生のプロ
グラムシーケンスに戻る。

マイクロプログラム・シーケンス・コントローラ１０の
ｌＮＴＲ／ＴＲＰ入力ターミナルへ供給される、割込駆
Ｉ（ＩＮＴＥＮ）信号、トラップ要求信ｊ：（ＩＮＴＲ
）、強制継続（ＦＣ）イｇ号、およびアドレス増分器へ
の補数キャリーイン（ｃ−ＩＮ）信号のごとき成る外部
信号の状態に依存して、前記戻りは、割込の場合には非
同期式事象要求が受信されたとき遂行されていたマイク
ロインストラクションの次に続くマイクロインストラク
ションに対してであり、またトラップの場合には非同期
式事象要求が受信されたとき挫折した同じマイクロイン
ストラクションの再遂行のためである。

機械命令と呼ばれるものがインスラトクションレジスタ
５２ヘロードされる。インストラクションレジスタ５２
の内容はマツピングＲＯＭ５０へ供給され、そのＲＯＭ
は（インストラクションレジスタ５２により保持された
命令によって特定される）要求された灘能を実行するた
めに遂行されなければならないマイクロプログラムメモ
リ３０の第１のマイクロインストラクションのアドレス
を発生する。このアドレスへのブランチがマイクロプロ
グラム・シーケンス・コントローラ１０を通して起こる
。機械命令は遂行されるべきいくつかのマイクロインス
トラクションを要求する。たとえばメモリ２０からのデ
ータの取出、ＡＬＵ１６内での演算または論理動作の実
行、オーバーフローもしくは他のステータスの表示テス
ト、およびそれに従ってステータスレジスタ１８のセッ
トなどである。機械命令によって要求されるマイクロイ
ンストラクションの完了に従って、コントローラ１０は
通常インストラクション取出サイクルを始動する。しか
しながら、この点で、マイクロコードの他の部分にブラ
ンチがあるかもしれない。

たとえば、マイクロプロセッサはＩＶＰ５８から割込サ
ービスルーチンアドレスを得るために割込コントローラ
入力６０の１つに割込を受信するからしれない。

第１図のマイクロプロセッサの同期動作を行なうために
システムクロック６８が設けられる。このシステムクロ
ックは第１図のマイクロプロセッサの各素子にクロック
ライン７０により伝送されるりＯツクパルスを発生する
。

マイクロプログラム・シーケンス・コントローラ１０は
内部と外部状態の故障が検出できるように他のシーケン
スコントローラとマスタ／スレイブ構成で動作できる。

２つのコントローラは並列に動作し、１つのシーケンサ
はマスクとして指定され通常上述したように動作する。

第２のコントローラはスレイブ入力にハイ信号を与える
とともにエラー出力以外のすべての出力をマスクコント
ローラの対応出力に接続することによってスレイブモー
ドに設定される。マスクコントローラのエラー出力のハ
イ信号は誤動作しているドライバもしくはパスのごとき
外部デバイスの競合を示す。

スレイブコントローラのエラー出力のハイ信号はいずれ
かのコントローラでのエラーを示す。

本発明の割込／トラップハンドリング回路は第２図に示
される特殊な内部構成を持ったマイクロプログラム・シ
ーケンス・コントローラ１０に関して説明されるが、そ
の内部構造、内部素子のタイプ、゛それによって処理さ
れるビットの数などは本発明の種々の利益を与え゛る限
り必要に応じて変えてもよい。

第２図に示されているコントローラ１０は下で述べる点
を除きすべての点で関連の継続中の米国出願第６０８．
３１９号の第２図に示されるコントローラと同一である
。その関連の出願はオレ・℃−ラとサンジェイ・イヤの
ために１９８４年５月８日に出願され本出願の譲受人に
譲渡されており、そしてここに本件出願のリファレンス
として鰭込まれている「割込可能に構成されたマイクロ
プログラム１６ビツトアドレス・シーケンス・コントロ
ーラ」と題する出願である。本発明のコントローラの割
込／トラップハンドリングの点について下で述べる限り
のものを除き、本発明のコントローラの詳細な説明は前
記ＩＩＩ連する係属中の出願にＪＩＢ　ｆ＆されている
。本件コント０−ラによって支持されるマイクロインス
トラクションセットはすべての関係する点において前記
係属中の関連出願に述べられているインストラクション
レットと同一である。

本出願の第２Ａ図はすべての点で係属中の関連出願の第
２Δ図と同一であり、その関連出願の中の詳細な説明は
すべての点で本出願の第２Ａ図にあてはまる。異なる点
は、コントローラ１０への強制継続（ＦＣ）入力と割込
駆動＜ＩＮＴＥＮ）入力と割込要求（ＩＮＴＲ＞入力お
よび第２Ａ図では割込／トラップ論］！１２回路１７６
と改名されている割込論理回路１７６へ接続された割込
承認（ＩＮＴＡ）出力とを含む本出願の第１図に一括し
てｆＮＴＲ／ＴＲＰとして表わされた入力ターミナルセ
ットの用意、マイクロプログラムカウンタ（ＭＰＣ）レ
ジスタ１５４と増分器１５８の相対的な位置、および割
込／トラップ論理回路１７６からの信号をコントロール
１００の割込禁止（ＤＩＳ）入力と増分器１５８の保持
Ｚ（ホールド２）入力へ伝送する信号ラインの存在、そ
してコントローラ１０の補数キャリーイン（ｃ−ＩＮ）
入力ターミナルからの信号を増分器１５８へ伝送する信
号ラインの存在である。ＣＩＮターミナルは第１図のｌ
ＮＴＲ／ＴＲＰと表示されている入力ターミナルセット
の一部である（本出願の第２８図と係属中のｌＩｌ連出
願の第２Ｂ図はすべての点で同一であり、その関連出願
の記載はすべての点で本出願の第２Ｂ図にあてはまる）
。

もし、コントローラが割込を受信するように駆動されて
いるか、またはトラップを受信するように適合されてお
り、かつリセットされていないまたは保持されている、
すなわちハイがコントローラ１０の割込駆動（ＩＮＴＥ
Ｎ）と割込要求（ＩＮＴＲ＞ターミナルに供給され、ロ
ーがリセットおよびホールドターミナルへ供給されてい
るならば、本発明のマイクロプログラム・シーケンス・
コントローラ１０は非同期式の事粂を扱うことができる
。もしハイが強制継続（ＦＣ）ターミナルと、増分器へ
の補数キャリーイン（ｃ−ＩＮ）ターミナルとに与えら
れるならばトラップが受信できる。

本出願第２Δ図に関して、割込／トラップ論理回路１７
６はコントローラ１０の割込要求（ＩＮＴＲ）ターミナ
ルで受信された信号を入力１１で受取る。割込／トラッ
プ論理回路１７６ＡＬＵは１組の入力１□、Ｉ−１［−
１Ｉｓおよび１６へ上記コントローラ１０の他の５つの
入力ターミナルで受信された信号を伝送する。それらの
信号は入力Ｉ２へ通じる割込駆動（ＩＮＴＥＮ）入力タ
ーミナルの信号、入力■□へ通じるリセット（ＲＥＳＥ
Ｔ）入力ターミナルの信号、入力Ｉ、へ通じるＨＯＬＤ
入カターミナルの信号、入力１．に通じるスレイブ（Ｓ
ＬＡＶＥ）入力ターミナルの信号および入力Ｉ６に通じ
る強制継続（ＦＣ）ターミナルの信号である。コントロ
ーラ１ｏの割込承認（ＩＮＴＡ）出力ターミナルは割込
／トラップ論理回路１７６の出力（０）に接続されてい
る。

コントローラ１０のＦＣもしくはＨＯＬＤターミナルで
ハイの発生を表わす信号もまた、組合わせ論理回路（コ
ントロール）１００の割込禁止（ＤＩＳ）入力へ伝送さ
れる。その信号は第３図に関連して後で述べるように、
もしハイであればコントロール１００がコントロール１
００のｌＮ５ＴＸ力■。−Ｓで受信されるインストラク
ションワードを１巨絶する信号を発生するように仕向け
る。

割込禁止（Ｄｉｓ）入力へ伝送される信号に加えてコン
ト０−ル１００は割込／トラップ論理回路１７６から強
制継続または保持（ＦＣＨ−Ｚ）入力と割込処理（＋Ｎ
Ｔ−Ｚ）入力へ伝送される信号を受信する。コントロー
ル１００はまたコントローラ１０のＦＣターミナルの信
号も受信する。

これらの信号の完全な説明は後で第３Ａ図、第３Ｂ図お
よび第３Ｃ図の説明に関連して行なう。

コントローラ１０のＲＥＳＥＴ、５ＬＡＶＥ、ＨＯＬ　
ＤおよびｆＮＴＡターミナルの信号のｌｆｉ能と意味は
係属中の関連出願に記載されている。

マイクロプログラム・シーケンス・コントＤ　−ラ１０
についての前記係属中の関連出願における記載とｊｒＵ
って、本発明のマイクロプログラムカウンタ（ＭＰＣ）
は現在実行されているマイクロインストラクションのア
ドレスを含んでおり、また増分器１５８は現在実行され
ているマイクロインストラクションプラス１のアドレス
を含んでいて、もしブランチが行なわれなければ実行さ
れる次のマイクロインストラクションを指定するように
使用される。ＭＰＣレジスタ１５４は信号ライン１７４
を通して割込マルチプレクサ（ＩＮＴ　　ＭＵＸ）１７
２の出力のアドレスを受信する。ＭＰＣレジスタ１５４
は各クロックサイクルでクロックパルスＣＬＫも受信す
る。結果の内容は信号ライン１５６に沿ってＭＰＣレジ
スタ１５４から増分器１５８へ伝送される。その増分器
は信号ライン１５２を通してＡＤＤＲＭＬＪＸ　　１１
６と５ＴＡＣＫ　　ＭＵＸ１３２へ現在のアドレスプラ
ス１を与える。増分器１５８はまたコントローラ１０の
補数キャリーイン（ｃ−ＩＮ）ターミナルへ供給される
信号も受信する。もし、増分器へのキャリーインＣ−Ｉ
Ｎがハイであれば、増分器１５８は禁止され、信号ライ
ン１５６のＭＰＣレジスタ１５４から与えられるアドレ
スは不変のまま信号ライン１５２へ導かれ、もしＣ−Ｉ
Ｎがローであれば増分器１５８はＭＰＣレジスタから受
信されたアドレスにそれが信号ライン１５２にもたらさ
れる前に１を付加える。

再び本出願の第２Ａ図を参照して、△ＤＤＲＭＵＸ１１
６の出力を編成する１６−の信号ライン１６２は１組（
１６個の）３状態出力ドライバ１６４に連絡されている
。そのドライバ１６４はマイクロプログラム・シーケン
ス・コントローラ１０によって決定された１６ビツトの
ブランチアドレスを３状態の双方向Ｙバス１６６へもた
らす。

その双方向Ｙバスはデータ信号を受信し、導き、コント
ローラ１０のデータＯＵＴターミナルへ送るために設け
られたものである。３状態出力ドライバ１６４は信号ラ
イン１６８に受信されるハイによって駆動される。信号
ライン１６８はマイクロプログラム・シーケンス・コン
トローラ１０の５ＬＡＶＥ入力、ＨＯＬＤ入力ターミナ
ルで受信される信号、および割込論理回路１７６によっ
て発生される信号（Ｉ　ＮＴ）によりＩＩＩＩＩＩｌさ
れるＮ。

Ｒゲート１７０の出力である。これらの３つの信号がロ
ーのとき、ＮＯＲゲート１７ｏはライン１６８をハイに
セットする。モして３状態ドライバ１６４の出力は使用
可能となる。それでライン１６２のアドレス信号はＹバ
ス１６６に供給され、コントローラ１０のデータＯＵＴ
ターミナルへ与えられる。

３状態の出力ドライバ１６４に通じるライン１６８上の
信号がローのとき、その３状態出力ドライバの出力はハ
イインピーダンス状態になり、模で説明するように次の
マイクロインストラクションを選択するために次のアド
レス信号がＩ　ＶＰ５８（第１図）によってＹアドレス
バス３２（第１図）に供給される。

アドレス信号ライン１６２は割込マルチプレクサ＜ＩＮ
Ｔ　　ＭＵＸ）１７２へも結合されている。

その割込マルチプレクサはＹバス１６６に現われるブラ
ンチアドレスをＭＰＣレジスタ１５４とコンパレータ１
２９へ信号ライン１７４を通して伝送する。ざらに、デ
ータＯＵＴターミナルは、後で述べるように割込アドレ
スを受信し、それをＹバス１６６に沿って割込マルチプ
レクサ＜ＩＮＴＭＵＸ）１７２へ伝送する。割込または
トラップ要求がマイクロプログラム・シーケンス・コン
トローラ１０によって受信されたとき、割込まれたまた
はトラップされたマイクロプログラムの戻りアドレスを
一時的に保持するために割込戻りアドレスレジスタ（Ｉ
ＮＴ　　ＲＥＴ　　ＡＤＤＲＲＥＧ）１７５が使用され
る。

Ｃ９割込ハンドリング 係屈中の関連出願が割込のハンドリングについて述べて
いるごとく、すべての点で本出願の第２Ａ図に示されて
いるマイクロプログラム・シーケンス・コントローラ１
０の構造と動作はその関連出願の第２Ａ図に示されてい
るマイクロプログラム・シーケンス・コントローラ１０
の構造と動作に本質的に同一である。簡単に繰返して言
うと、シーケンスコントローラ１０へ供給される割込ま
たはトラップ要求がなく、それがスレイブモードで動作
しておらずかつ保持されていないとき、ブランチアドレ
スがＡＤＤＲＭＵＸ出カシカライン１６２データＯＵＴ
ターミナルへＹバス１６６および３状態出力ドライバ１
６４を通して伝送される。さらに、これらの条件のもと
て割込／トラップ論理回路１７６が受信入力をコード化
しライン１７８によってＩＮＴ　　ＭＵＸ１７２へ伝送
される割込信号（ＩＮＴ）を発生する。その結果、。

ＩＮＴ、ＭＵＸ１７２のブランチアドレス入力がライン
１７４に沿ってＭＰＣレジスタ１５４とコンパレータ１
２９へ渡される。

割込がマイクロプログラム・シーケンス・コントローラ
１０によって処理されるようになっているとき、現在の
マイクロインストラクションは実行を完遂するのを安全
に許される。しかしながら、次のコントローラのクロッ
クサイクルの開始でＩＮＴＥＮがハイ、ＲＥＳＥＴとＨ
ＯＬＤがローとなり割込／トラップ論理回路１７６によ
って割込（ＩＮＴ）信号がローからハイへ変化する。そ
して、このハイ信号はライン１７８を通してＩＮＴＭＵ
Ｘ１７２へ伝送サレル。コ（１）ｒＮＴ　　ＭＵＸ１７
２はＡＤＤＲＭＵＸ１１６からＹバス１６６と信号ライ
ン１７４を通してＭＰＣレジスタ１５４とコンパレータ
１２９へ通じるアドレス伝送路を不能になす。さらに、
Ｙバス３状態出力ドライバ１６４がＮＯＲゲート１７０
によって不能にされる。このときＮＯＲゲート１７０は
割込／トラップ論ＰＩ！回路１７６によって発生された
ハイの［ＮＴ倍信号応答してライン１６８に沿ってドラ
イバ１６４へロー信号を送る。３状態出力ドライバ１６
４の出力をデータＯＵＴターミナルへ伝送することに加
えて、Ｙバス１６６はＩＮＴ　　ＭＵＸ１７２／、も接
続されている。このＩＮＴ　　ＭＵ×は先に述べたよう
に、信号ライン１７４を通してＭＰＣレジスタ１５４へ
、そしてそこから信号ライン１５６を通して増分器１５
８へ接続された出力を有している。なお、増分器１５８
はｒｖＰ５８によって供給されたアドレスを増分するも
のである。

したがって、ライン１７８上のハイＩＮＴ（１３号の存
在によってＩＮＴ　　ＭＵＸ１７２はコントローラ１０
のデータＯＵＴターミナルからの双方向Ｙバス１６６の
信号を受信した入力、すなわち割込アドレスを選択する
。この割込アドレスはそれからＩＮＴ　　ＭＵＸ１７２
（７）出力信号ライン１７４を通してＭＰＣレジスタ１
５４とコンパレータ１２９へ伝送される。ＡＤＤＲＭＵ
Ｘ１１６７）’らのアドレスはそれを割込復帰アドレス
レジスタ１７５へ記憶することによって貯蔵され、そし
て次のクロックサイクルの間にＩＩＦＯスタック１３０
へ押し進められる。割込ルーチンによって成るレジスタ
の内容はＬＩＦＯスタック１３０へ記憶される。それは
後で検索できる。記憶された情報はマイクロプログラム
・シーケンス・コントローラ１０が割込要求を受けたと
きのマイクロインストラクシミン・シーケンスへのアド
レス連係戻りを与える。この戻りアドレスがＬ　Ｉ　Ｆ
Ｏスタック１３０に貯蔵されるので、収容された割込は
本発明の教示に従って構成されるマイクロプログラム・
シーケンス・コントローラ１０によって取扱うことがで
きる。

割込されたシーケンスへの連係戻りを確立する　　　゛
のに必要なすべての情報がブランチの起こった割込サブ
ルーチンのブランチングおよび実行とともに続くのを保
証するためにすべての情報は１りＯツーク期間に記憶さ
れる。したがって、成る情報はＩＮＴ　　ＲＥＴ　　Ａ
ＤＤＲＲＥＧ１７５に一時的に記憶され、その侵スタッ
クＭＵＸ１３２へ伝送される。ＴＮＴ　　ＲＥＴ　　Ａ
ＤＤ　　ＲＥＧ１７５はＣＰ入力ターミナルに与えられ
そこから伝送されたりＯツク（ｃＬＫ）をそのクロック
（ＯＬ＞入力で受取る。情報は各クロック（インストラ
クション）サイクルごとに割込戻りアドレスレジスタ１
７５に記憶されるが、その記憶された情報は割込信号が
受信されたときのみ使用される。

Ｄ、　　　トラップハンドリング トラップされる事象の発生時にトラップを検出するよう
にプログラム・シーケンス・コントローラが駆動された
場合、現在のマイクロプログラム・インストラクション
は現在のコントローラのクロックサイクルの終わりまで
に打切られて、トラップルーチンの実行の後に再実行さ
れなければならない。トラップルーチンは人込み矯正手
段を講じるように設計される。コントローラ１０が、ト
ラップされるべき事象の発生を示すこれらの入力を受信
すると、丈なｔ）ＩＮＴＥＮ、ｌＮＴＲ１ＦＣおよびＣ
−ｔＮがハイになるや否や、割込／トラップ論理回路１
７６はすぐに割込（ＩＮＴ）信号をローからハイへ変化
させる。そして、このハイ信号はライン１７８を通して
［ＮＴ　　ＭＵＸ１７２へ伝送される。このＩＮＴ　　
ＭＵＸ１７２は割込の場合と同じようにＡＩ）ＯＲＭＬ
ＪＸＩＩ６からＹバス１６６と信号ライン１７４を通し
てＭＰＣレジスタ１５４とコンパレータ１２９へ至るア
ドレス伝送路を不能になす。ざらにＹバス３状態出力ド
ライバ１６４はＮＯＲゲート１７０によって不能にされ
る。このとき、ＮＯＲゲートは割込／トラップ論理回路
によって発生されたハイのＩＮＴ信号に応答してドライ
バ１６４にライン１６８に沿ってロー信号を送る。

したがってライン１７８のハイＩＮＴ信月の存在によっ
てＩＮＴ　　ＭＵＸ１７２はコントローラ１０のデータ
０ｔＪＴターミナルから双方向Ｙバス１６６の信号を受
信した入力、すなわちトラップルーチンのアドレスを選
択する。このトラップアドレスはそれからＩＮＴ　　Ｍ
ＵＸ１７２の出力信号ライン１７４を通してＭＰＣレジ
スタ１５４（およびコンパレータ１２９）へ伝送される
。

コントローラ１Ｑ内の増分器１５８とＭＰＣレジスタ１
５４の相対的な位置によって、上述のごとくトラップア
ドレスがＭＰＣレジスタ１５４に記憶されるときに、ト
ラップ戻りアドレス、すなわち打切られたマイクロイン
ストラクションのアドレスである、増幅器１５８の出力
に現われるアドレスが得られ、このアドレスは信号ライ
ン１５２を通り、ＴＡＤＤＲＭＬＩＸ１１６へ伝送され
、それをＩＮＴ　　ＲＥＴ　　ＡＤＤＲＲＥＧ１７５に
記憶することによって貯蔵され（そして次のクロックサ
イクル中に）Ｌ［ＦＯスタック３０へ押し進められる。

増分！！！１１５８で受信されたＣｉＮ信号がハイ゛で
あるので、信号ライン１５６を通して増分器によって受
信されるトラップアドレスは不変のまま信号ライン１５
２を通してＡＤＤＲＭＵＸ１１６へ伝送される。マイク
ロプログラム・シーケンス・コントローラ１０へのＦＣ
信号入力がハイであることに基づき、割込／トラップ論
理回路１７６によってハイ信号が発生されコントロール
１００のＤ■Ｓ入カへ伝送される。それによってコント
ロール１００はＡＤＤＲＭＵＸ１１６のＣ○ＮＤ入力に
伝送される信号を発生する。その信号によってＡＤＤＲ
ＭＵＸ１１６はトラップ戻りアドレスをその出力ライン
１６２へ導く。それゆえ、現在実行されているマイクロ
インストラクションのア゛ドレスはトラップルーチンの
最初のマイクロインストラクションのアドレスに取替え
られる。現在実行されているマイクロインストラクショ
ンはハイのＦＣ信号によって実行が完遂しておらず、マ
イクロプログラム・シーケンサ１０内のレジスタの内容
は最新のものでなかったので、トラップルーチンからの
戻りによりインストラクションはさらに行動することな
しに再実行できる。　゛それゆえ、マイクロプログラム
・シーケンス・コントローラ１０によるトラップのハン
ドリングはｉ１込の場合に上述したように、この点を越
えて進行できる。

Ｅ、　１゛／トラツプ　１回 マイクロプログラム・シーケンス・コントローラ１０に
よってその割込要求（ＩＮＴＲ）ターミナルおよび割込
駆動（ＩＮＴＥＮ＞ターミナルはそれ、ぞれ、そのＩ、
　、１２人力で割込／トラップ論理回路１７６へ導かれ
る。これらの信号は第３Ａ図に示される割込／トラップ
検出回路２００によってラッチされる。示されているよ
うに、１対のフリップフロップ２０２．２０４が、それ
らのり０ツク（ｃ）入力でＣＬＫ信号を受信する。フリ
ップ７０ツブ２０２はそのデータ（Ｄ）入力にＮＯＲゲ
ート２０６で発生された割込信号（ＩＮＴ）を受信する
。そのＮＯＲゲート２０６はインバータ２０８と２１０
を介してｌＮＴＲ１ＩＮＴＥＮターミナルから伝送され
た信号と、コントローラのＨＯＬＤおよびＲＥＳＥＴタ
ーミナルから伝送された信号を、それぞれゲート２０６
の補数入力で受信する。したがって、フリップフロップ
２０２の真数（Ｑ）出力は、もしマイクロプログラム・
シーケンス・コントローラ１０が保持またはリセットさ
れていなければ、先行するクロックサイクルからｌＮＴ
Ｒターミナルの信号とＩＮＴＥＮターミナルの信号との
論理的ＡＮＤである。

このＱ出力信号（ＩＮＴ−Ｚ）はＡＮＤゲート２１６の
補数入力で受信される。

同様にして、フリップフロップ２０４のデータ（Ｄ）入
力はコントローラ１０のＨＯＬＤターミナルからの信号
を導く信号ライン上の信号を受信する。フリップ７０ツ
ブ２０４の第１の真数（Ｑ）出力の信号は出力結合ＯＲ
ゲート２１８の入力で受信される。フリップフロップ２
０４の第２の真数（Ｑ）出力の信号は割込／トラップ検
出回路２００のＨＯＬＤ−Ｚ信号出力を形成する。ゲー
ト２１８はまたその第２人力でコントローラ１０の強制
継続（ＦＣ）ターミナルから伝送された信号を受信する
。ＨＯＬＤターミナルの信号はフリップ７０ツブ２０４
でラッチされるので出力結合ＯＲゲート２１８の出力、
強制継続保持（ＦＣＨ−Ｚ）はマイクロプログラム・シ
ーケンス・コントローラ１００が保持されていない場合
、どんなりロックサイクルの期間でもＦＣターミナルの
瑣在状態に従う。したがって、出力信号ＦＣＨ−Ｚはコ
ントロール１００の不能（Ｄｉｓ）入力へ与えられ、］
］ントＯ−ル１０は現在与えられているマイクロインス
トラクションのビット１゜−５を無視し、かつコントロ
ール１００によって発生されるすべての出力信号を不作
動とし、ただデータＩＮ、ＴＯ３，ＡＵＸデータＩＮソ
ースからそれぞれライン１１０，１４０または１５０に
よってＣＭＵＸｌｌＢの入力を無効にするＣＭＩＪＸＣ
ＴＬが発生されるようになすとともに、ＡＤＤＲＭＩＪ
Ｘ１１６をしてライン１５２によって増分器１５８から
ＡＤＤＲＭＵＸ１１６の出力にもたらされかつ信号ライ
ン１６２を介してＩＮＴ　　ＲＥＴ　　ＡＤＤＲＲＥＧ
１７５へ伝送されるべき入力を選択させるＣ０ＮＤ信号
を発生するようになす。

ＮＯＲゲート２０６の出力に発生される信号ＩＮＴは信
号ライン１７８を通してＮＯＲゲート１７０の入力へ伝
送され、そのＮＯＲゲート１７０は１組１６個の３状態
出力ドライバ１６４に＾インピーダンス状態を実現する
ようにさせる信号をライン１６８に発生する。これはＹ
バス１６６をＡＤＤＲＭＵＸ出カライン１６２から切離
す。

ＩＮＴ信号はまたＩＮＴ　　ＭＵＸ１７２へも伝送され
、そこではその信号によってＩＶＰ５８によりＹバス１
６６にもたらされた割込／トラップアドレスが信号ライ
ン１７４を通してＭＰＣレジスタ１５４へ伝送される。

割込／トラップ検出回路２００はＮＯＲゲート２２２を
含んでおり、このＮＯＲゲートは入力にそれぞれインバ
ータ２２４と２１２を通してコントローラ１０の５ＬＡ
ＶＥおよびＨＯＬＤターミナルの信号を受信する。ＮＯ
Ｒゲート２２２の出力は３状態バツフア２２６のインバ
ーテイング駆動入力に接続される。ＮＯＲゲート２０６
の出力であるＩＮＴ信号はＩＶＰ５８　（第１図）を（
そのＯＥ大入力介して）駆動するＩＮＴＡ信号となるよ
うに反転バッファ２２６を通過する。

したがって、もし現在実行しているマイクロインストラ
クションがトラップされると、現在実行しているマイク
ロインストラクションのアドレスが次のようにＩＮＴ　
　ＲＥＴ　　ＡＤＤＲＲＥＧ１７５に貯蔵される：すな
わちトラップの間、増分器１５８はコントローラのＣ−
ＩＮターミナルからのハイ信号を受信する。その信号は
第３Ｂ図に示されているようにインバータ２５０を介し
て出力結合ＯＲゲート２５２の入力へ伝送される。

フリップ７０ツブ２０４によって発生されたＨＯＬＤ−
Ｚ信号がその出力結合ＯＲゲート２５２の第２人力へ伝
送される。コントローラ１０が想定によって保持されて
いないので、ト１０ＬＤ−Ｚ信号はローであり、出力結
合ＯＲゲート２５２のどちらの入力もローとなる。そし
て結果としてのロー出力が増分回路２５４によって受信
され、それによって増幅器１５８は信号ライン１５６に
よって受信された現在実行しているマイクロインストラ
クションのアドレスを増分しないままパスする。

すなわちトラップ房リアドレスを信号ライン１５２にバ
スする。そこでは、そのアドレスがＡＤＤＲＭＩＪＸ１
１６によってＩＮＴ　　ＲＥＴ　　ＡＤＤＲＲＥＧ１７
５にバスされるように選択される。

同時にＩＮＴ　　ＭＵＸ１７２はトラップルーチンの最
初のインストラクションのアドレスを受信し、それをラ
イン１７４を通してＭＰＣレジスタ１５４の入力ヘバス
する。次のりロックサイクルで、このアドレスは信号ラ
イン１５６により増分器１５８に受信される。そして、
今、ローのキャリーインＣ−ＩＮ信号が増分器１５８に
受信されていないので、トラップルーチンの最初のイン
ストラクションの次に続くインストラクションのアドレ
スがパス１５２を通してＡＤＤＲＭＵＸ１１６へ与えら
れる。トラップ戻りアドレスがＩＮＴ　　ＲＥＴ　　Ａ
ＤＤＲＲＥＧ１７５の出力に存在するので、それはトラ
ップルーチンの最初のインストラクションによってＬＩ
ＦＯスタック１３０へ押し進められる。したがって、こ
の最初のインストラクションはＬＩＦＯスタック１３０
を使用しない。トラップルーチンのｌ後のインストラク
ションがこのトラップアドレスをＬＩＦＯスタック１３
０からポツプするであろう。そして、述べたように、そ
のアドレスはスタックへ押し進められる前に増分されな
かったので、マイクロプログラム・シーケンス・コント
ローラ１０はトラップルーチンから戻ったときにデータ
ＯＵＴターミナル１６６へ戻りアドレスを発生する。し
たがって、トラップされたマイクロインストラクション
がトラップルーチン実行後に再発行される。上述したよ
うにトラップ戻りアドレスがしＩＦＯスタック１３０へ
押し進められるので、トラップは収容される。

上述したように、コントローラ１０のＦＣターミナルは
トラップの間、ハイであるので、コントロール１００の
出力は前述したＣＭＵＸＣＴＬ信号とＣ０ＮＤ信号以外
は不作動であり、現在実行しているマイクロインストラ
クションビットＩ。−５は現在のコントローラのクロッ
クサイクルの期間無視される。このようにして、ＩＮＴ
　　ＲＥＴＡＤＤＲＲＥＧ１７５のトラップ戻りアドレ
スの記憶とＭＰＣレジスタ１５４のトラップルーチンの
アドレスの記憶についてちょうど述べたアクション以外
にはトラップされたインストラクションが打切られる。

あるいは、もし現在実行しているマイクロインストラク
ションが割込まれると、すなわちコントローラ１０のＦ
Ｃターミナルがローであれば、出力結合ＯＲゲート２１
８からのＦＣ：Ｈ−Ｚ信号出力がコントローラの現在の
クロックサイクルの残りの閣ローであるので、現在実行
しているマイクロインストラクションは実行を完遂する
であろう。

それゆえ、コントロール１００は通常のごと（すべての
信号を発生するのを続けるであろう。しかしながら、現
在のクロックサイクルの間に、ＮＯＲゲート２０６は割
込が生じたときにコントローラ１０のｌＮＴＲターミナ
ルからの信号をバスし゛、その結果の信号ＩＮＴが信号
ライン１７８によりＮＯＲゲート１７０へ導かれ、その
信号によって３状態出力ドライバ１６４がＹバス１６６
とＡＤＤＲＭＵＸ１１６の出力ライン１６２を遮断し、
上述したようにＩＮＴ　　ＭＵＸ１７２によって割込ア
ドレスがＭＰＣ１５４へ伝送される。

したがって、現在実行しているマイクロインストラクシ
ョンのアドレスは割込のＩ！！ｌ０−ＩＮターミナルが
ハイであるのでＩＮＴ　　ＲＥＴ　　ＡＤＤＲＲＥＧに
蓄えられる。しかして増分器１５８は信号ライン１５６
により受信された現在実行中のマイクロインストラクシ
ョンのアドレスを信号ライン１５２ヘバスする。そこで
それはＡＤＤＲＭＵＸ１１６によってＩＮＴ　　ＲＥＴ
　　ＡＤＤＲＲＥＧ１７５ヘバスされるように選択され
る。

同時にＩＮＴ　　ＭＵＸ１７２は割込ルーチンの最初の
インストラクションのアドレスを受信し、それをライン
１７４を通してＭＰＣレジスタ１５４の入力ヘバスする
。次のクロックサイクルで、このアドレスは増分器１５
８によって受信され上述したようにコントローラ１０に
よるトラップハンドリングに関連して増分される。同様
に割込ルーチンの最後のインストラクションはこの割込
戻りアドレスをＬ［ＦＯスタック１３０からポツプする
。プログラム・シーケンス・コントローラ１０は割込ル
ーチンからの戻り時に割込戻りアドレスをデータＯＵＴ
ターミナル１６６に発生する。したがって、割込まれた
マイクロインストラクションに続く次のマイクロインス
トラクションが割込ルーチンの完遂に続いて実行される
。上述したように、割込戻りアドレスがＬＩＦＯスタッ
ク１３０へ押し進められるので割込が収容される。

【図面の簡単な説明】

第１図はマイクロプロセッサにおける本発明のトラップ
ハンドリング・マイクロプログラム・シーケンス・コン
トローラの典型的な適用を示す図である。 第２Ａ図および第２Ｂ図は本発明のトラップハンドリン
グ・マイクロプログラム・シーケンス・コントローラの
機能ブロック図である。 第３Ａ図は第２Ａ図および第２Ｂ図の発明の割込／トラ
ップ論理回路に使用される割込／トラツプ検出回路の図
である。 第３Ｂ図は第２Ａ図および第２Ｂ図の発明の増分器で使
用される増分器回路のキャリーインについての図である
。 図において、１０はマイクロプログラム・シーケンス・
コントローラ、１００はコントロール、１１６はＡＤＤ
Ｒマルチプレクサ、１５４はマイクロプログラム（ＭＰ
Ｃ）カウンタレジスタ、１５８は増分器、１６４は３状
態出力ドライバ、１７２は割込マルチプロフサ、１７５
は戻りアドレスレジスタ、１７６は割込／トラップ論理
回路、そして２００は割込／トラップ検出回路である。 特許出願人　アドバンスト・マイクロ・デイバイシズ・
インコーボレーテッド

Claims (6)

【特許請求の範囲】
1. （１）サイクリックにインストラクションを処理し双方
   向出力データバスにインストラクションアドレスを発生
   するマイクロプログラム・シーケンス・コントローラで
   あって、前記コントローラは選択的に割込モードまたは
   トラップモードで動作でき、複数の制御信号を発生する
   インストラクション解読手段と前記インストラクション
   解読手段に接続され前記制御信号に応答して複数のイン
   ストラクションアドレスを受信し記憶するラストイン、
   ファーストアウト記憶手段とを含んでおり、前記マイク
   ロプログラム・シーケンス・コントローラは割込モード
   信号とトラップモード信号に応答し、さらに以下のもの
   を含んでいる、前記割込モード信号、およびトラップモ
   ード信号に応答してインストラクションアドレスを受信
   し、選択的に増分し、前記アドレスを記憶し、そして前
   記インストラクションアドレスを出力に発生するインス
   トラクションアドレスカウンタ手段、および前記インス
   トラクション解読手段と前記アドレスカウンタ手段に接
   続された割込／トラップ論理手段、この割込／トラップ
   論理手段は 前記割込モード信号とトラップモード信号を受信し、 前記コントローラが前記割込モードであるときに前記ア
   ドレスカウンタ手段によって受信された前記インストラ
   クションアドレスの増分を行ない、前記双方向出力デー
   タバスの前記インストラクションアドレス（割込戻りア
   ドレス）の伝送を禁止し、前記インストラクション解読
   手段に前記ラストイン、ファーストアウト記憶手段に前
   記割込戻りアドレスを記憶させるコントロール信号を発
   生させ、前記双方向出力データバスに割込サブルーチン
   の最初のインストラクションのアドレス（割込アドレス
   ）が受信されるようになし、そして前記割込アドレスが
   前記アドレスカウンタ手段に記憶されるようになすゲー
   ト信号を発生し、前記コントローラが前記トラップモー
   ドであるときに前記アドレスカウンタ手段によって受信
   された前記インストラクションアドレスの増分を禁止し
   、前記双方向出力データバスの前記インストラクション
   アドレス（トラップ戻りアドレス）の伝送を禁止し、前
   記インストラクション解読手段に前記ラストイン、ファ
   ーストアウト記憶手段に前記トラップ戻りアドレスを記
   憶させるコントロール信号を発生させ、前記双方向出力
   データバスにトラップサブルーチンの最初のインストラ
   クションのアドレス（トラップアドレス）が受信される
   ようになし、そして前記トラップアドレスが前記アドレ
   スカウンタ手段に記憶されるようになすゲート信号を発
   生する。
2. （２）特許請求の範囲第１項に記載の割込可能およびト
   ラップ可能なマイクロプログラム・シーケンス・コント
   ローラであって、前記コントローラはクロック信号に応
   答するとともに、さらに次のものを含んでいる： （ａ）前記ラストイン、ファーストアウト記憶手段に、
   前記アドレスカウンタ手段に、および前記インストラク
   ション解読手段に接続されていて、前記解読手段により
   発生された前記制御信号に応答して前記ラストイン、フ
   ァーストアウト記憶手段または前記アドレスカウンタ手
   段を選択的に第１マルチプレクサ手段の出力へ結合する
   第１マルチプレクサ手段、前記出力は前記現在発生され
   たインストラクションアドレスである、 （ｂ）前記第１マルチプレクサ手段の前記出力と前記ラ
   ストイン、ファーストアウト記憶手段の間に接続されて
   前記クロック信号に応答しクロックサイクル中にインス
   トラクションアドレスを受信して一時的に前記アドレス
   を記憶し次に続くクロックサイクル中に前記インストラ
   クションアドレスを前記ラストイン、ファーストアウト
   記憶手段へ移送する戻りアドレスラッチ手段、 （ｃ）前記割込／トラップ論理手段に接続され、その入
   力に前記第１マルチプレクサ手段の出力を受信し、また
   出力が前記双方向出力データバスに接続されていて、前
   記割込／トラップ手段によって発生された前記ゲート信
   号に応答して前記現在発生されたインストラクションア
   ドレスの前記伝送を前記双方向出力データバスへ選択的
   に結合したり禁止したりする３状態ドライバ手段、およ
   び （ｄ）前記３状態ドライバ手段の前記出力へ、前記第１
   マルチプレクサ手段の前記出力へ、前記アドレスカウン
   タ手段へ、および前記割込／トラップ論理手段へ接続さ
   れていて前記割込／トラップ手段により発生された前記
   ゲート信号に応答して前記アドレスカウンタ手段に前記
   第１マルチプレクサ手段の前記出力または前記双方向出
   力データバスを選択的に結合する第２マルチプレクサ手
   段； それで、前記コントローラが前記割込モードのとき、ク
   ロックサイクル中に前記割込／トラップ論理手段によっ
   て、前記３状態ドライバ手段が前記第１マルチプレクサ
   手段の出力から前記双方向出力データバスへの前記割込
   戻りアドレスの伝送を禁止し、前記割込戻りアドレスが
   前記アドレスカウンタ手段から前記第１マルチプレクサ
   手段を通して、また次に続くクロックサイクルで前記戻
   りアドレスラッチ手段を通して前記ラストイン、ファー
   ストアウト記憶手段へ伝送され、そして前記割込アドレ
   スが前記双方向出力データバスと前記第２マルチプレク
   サ手段を通して前記アドレスカウンタ手段へ伝送される
   、および それで、前記コントローラが前記トラップモードのとき
   クロックサイクル中に前記割込／トラップ論理手段によ
   って、前記３状態ドライバ手段が前記第１マルチプレク
   サ手段の出力から前記双方向出力データバスへの前記ト
   ラップ戻りアドレスの伝送を禁止し、前記トラップ戻り
   アドレスが前記アドレスカウンタ手段から前記第１マル
   チプレクサ手段を通して、また次に続くクロックサイク
   ルで前記戻りアドレスラッチ手段を通して前記ラストイ
   ン、ファーストアウト記憶手段へ伝送され、そして前記
   トラップアドレスが前記双方向出力データバスと前記第
   ２マルチプレクサ手段を通して前記アドレスカウンタ手
   段へ伝送される。
3. （３）特許請求の範囲第２項に記載の割込可能およびト
   ラップ可能なマイクロプログラム・シーケンス・コント
   ローラであつて、そこでは、前記トラップモード信号が
   増分器へのキャリーイン信号を含んでおり、また前記ア
   ドレスカウンタは以下のものを有している： 前記第２マルチプレクサ手段の前記出力に接続されて前
   記クロック信号に応答し前記アドレスカウンタ手段によ
   り受信された前記インストラクションアドレスを１クロ
   ックサイクルの間に受信するとともに一時的に記憶する
   アドレスラッチ手段、および 前記アドレスラッチ手段と前記割込／トラップ論理手段
   に接続されかつ出力が前記第１マルチプレクサ手段に接
   続されていて、前記割込／トラップゲート信号と前記キ
   ャリーイン信号に応答し前記アドレスラッチ手段に一時
   的に記憶されている前記インストラクションアドレスを
   前記次のクロックサイクルの間に受信し、前記ゲート信
   号とキャリーイン信号に応答して前記アドレスを選択的
   に増分し、および前記第１マルチプレクサ手段に接続さ
   れた前記出力に前記結果のアドレスを発生する増分器手
   段、 それで、前記割込モード時に、前記双方向出力データバ
   スに発生され前記アドレスラッチ手段によつて受信され
   かつ一時的に記憶された前記インストラクションアドレ
   スが前記増分器手段によつて増分され、および それで、前記トラップモード時に、前記双方向出力デー
   タバスに発生され前記アドレスラッチ手段によつて受信
   されかつ一時的に記憶された前記インストラクションア
   ドレスが前記増分器手段によつて増分されない。
4. （４）サイクリックにインストラクションを処理し双方
   向出力データバスにインストラクションアドレスを発生
   するマイクロプログラム・シーケンス・コントローラで
   あって、前記コントローラは選択的に割込モードまたは
   トラップモードで動作でき、複数の制御信号を発生する
   インストラクション解読手段と前記インストラクション
   解読手段に接続され前記制御信号に応答して複数のイン
   ストラクションアドレスを受信し、記憶するラストイン
   、ファーストアウト記憶手段とを含んでおり、前記マイ
   クロプログラム・シーケンス・コントローラは割込モー
   ド信号とトラップモード信号とクロック信号に応答し、
   そしてさらに以下のものを含んでいる： （ａ）前記割込モード信号とトラップモード信号に応答
   して、インストラクションアドレスを受信し、選択的に
   増分し、前記アドレスを記憶し、そして出力に前記イン
   ストラクションアドレスを発生するインストラクション
   アドレスカウンタ手段、 （ｂ）前記ラストイン、ファーストアウト記憶手段に、
   前記アドレスカウンタ手段におよび前記インストラクシ
   ョン解読手段に接続されていて前記解読手段により発生
   された前記制御信号に応答して前記ラストイン、ファー
   ストアウト記憶手段または前記アドレスカウンタ手段を
   選択的に第１マルチプレクサ手段の出力へ結合する第１
   マルチプレクサ手段、前記出力は前記現在発生されたイ
   ンストラクションアドレスである、 （ｃ）前記インストラクション解読手段と前記アドレス
   カウンタ手段に接続された割込／トラップ論理手段であ
   つて、この割込／トラップ論理手段は、 前記割込モード信号とトラップモード信号を受信し、 前記コントローラが前記割込モードであるときに前記ア
   ドレスカウンタ手段によつて受信された前記インストラ
   クションアドレスの増分を行ない前記双方向出力データ
   バスの前記現在発生されたインストラクションアドレス
   （割込戻りアドレス）の伝送を禁止し、前記インストラ
   クション解読手段に前記ラストイン、ファーストアウト
   記憶手段に前記割込戻りアドレスを記憶させるコントロ
   ール信号を発生させ、前記双方向出力データバスに割込
   サブルーチンの最初のインストラクションのアドレス（
   割込アドレス）が受信されるようになし、そして前記割
   込アドレスが前記アドレスカウンタ手段に記憶されるよ
   うになすゲート信号を発生し、 前記コントローラが前記トラップモードであるときに前
   記アドレスカウンタ手段によつて受信された前記インス
   トラクションアドレスの増分を禁止し、前記双方向出力
   データバスの前記現在発生されたインストラクションア
   ドレス（トラップ戻りアドレス）の伝送を禁止し、前記
   インストラクション解読手段に前記ラストイン、ファー
   ストアウト記憶手段に前記トラップ戻りアドレを記憶さ
   せるコントロール信号を発生させ、前記双方向出力デー
   タバスにトラップサブルーチンの最初のインストラクシ
   ョンのアドレス（トラップアドレス）が受かるようにな
   し、そして前記トラップアドレスが前記アドレスカウン
   タに記憶されるようになすゲート信号を発生する、 （ｄ）前記割込／トラップ論理手段に接続され、その入
   力に前記第１マルチプレクサ手段の出力を受信し、また
   出力が前記双方向出力データバスに接続されていて、前
   記割込／トラップ手段によつて発生された前記ゲート信
   号に応答して前記現在発生されたインストラクションア
   ドレスの前記伝送を前記双方向出力データバスへ選択的
   に結合したり、禁止したりする３状態ドライバ手段、お
   よび （ｅ）前記３状態ドライバ手段の前記出力へ、前記第１
   マルチプレクサ手段の前記出力へ、前記アドレスカウン
   タ手段へ、および前記割込／トラップ論理手段へ接続さ
   れていて前記割込／トラップ手段により発生された前記
   ゲート手段に応答して前記アドレスカウンタ手段に前記
   第１マルチプレクサ手段の前記出力または前記双方向出
   力データバスを選択的に結合する第２マルチプレクサ手
   段、 （ｆ）前記第１マルチプレクサ手段と前記ラストイン、
   ファーストアウト記憶手段の間に接続されて前記クロッ
   ク信号に応答し、クロックサイクル中インストラクショ
   ンアドレスを受信して一時的に前記アドレスを記憶し次
   に続くクロックサイクル中に前記インストラクションア
   ドレスを前記ラストイン、ファーストアウト記憶手段へ
   移送する戻りアドレスラッチ手段； それで、前記コントローラが前記割込モードのときクロ
   ックサイクル中に前記割込／トラップ論理手段によつて
   、前記３状態ドライバ手段が前記第１マルチプレクサ手
   段の出力から前記双方向出力データバスへの前記割込戻
   りアドレスの伝送を禁止し、前記割込戻りアドレスが前
   記第１マルチプレクサ手段から伝送され、そして前記割
   込アドレスが前記双方向出力データバスと前記第２マル
   チプレクサ手段を通して前記アドレスカウンタ手段へ伝
   送され、そして次に続くクロックサイクルで前記戻りア
   ドレスラッチ手段を通して前記ラストイン、ファースト
   アウト記憶手段へ伝送される、および それで、前記コントローラが前記トラップモードのとき
   クロックサイクル中に前記割込／トラップ論理手段によ
   つて、前記３状態ドライバ手段が前記第１マルチプレク
   サ手段の出力から前記双方向出力データバスへの前記ト
   ラップ戻りアドレスの伝送を禁止し、前記トラップ戻り
   アドレスが前記アドレスカウンタ手段から前記第１マル
   チプレクサ手段を通して伝送され、また前記トラップア
   ドレスが前記双方向データ出力バスと前記第２マルチプ
   レクサ手段を通して前記アドレスカウンタ手段へ伝送さ
   れ、そして次に続くクロックサイクルで前記戻りアドレ
   スラッチ手段を通して前記ラストイン、ファーストアウ
   ト記憶手段へ伝送される。
5. （５）特許請求の範囲第４項に記載の割込可能およびト
   ラップ可能なマイクロプログラム・シーケンス・コント
   ローラであつて、そこでは、前記トラップモード信号が
   増分器へのキャリーイン信号を含んでおり、また前記イ
   ンストラクションアドレスカウンタ手段は以下のものを
   含んでいる：前記第２マルチプレクサ手段の前記出力に
   接続されていて前記クロック信号に応答し前記アドレス
   カウンタ手段により受信された前記インストラクション
   アドレスを１クロックサイクルの間に受信するとともに
   一時的に記憶するアドレスラッチ手段、および 前記アドレスラッチ手段と前記割込／トラップ論理手段
   に接続されかつ出力が前記第１マルチプレクサ手段に接
   続されていて、前記割込／トラップゲート信号と前記キ
   ャリーイン信号に応答し前記アドレスラッチ手段に一時
   的に記憶されているインストラクションアドレスを前記
   次のクロックサイクルの間に受信し、前記ゲート信号と
   キャリーイン信号に応答して前記アドレスを選択的に増
   分し、および前記第１マルチプレクサ手段に接続された
   前記出力に前記結果のアドレスを発生する増分器手段、 それで、前記割込モード時に前記アドレスラッチ手段に
   よつて受信されかつ一時的に記憶された前記現在発生さ
   れたインストラクションアドレスが前記増分器手段によ
   つて増分され、およびそれで、前記トラップモード時に
   、前記双方向出力データバスに発生された前記アドレス
   ラッチ手段によつて受信されかつ一時的に記憶された前
   記インストラクションアドレスが前記増分器手段によつ
   て増分されない。
6. （６）複数の制御信号を発生するインストラクション解
   読手段と、前記インストラクション解読手段に接続され
   前記制御信号に応答して複数のインストラクションアド
   レスを受信し、記憶するラストイン、ファーストアウト
   記憶手段とを含んでおり、割込モード信号とトラップモ
   ード信号に応答し、さらに前記割込モード信号およびト
   ラップモード信号に応答してインストラクションアドレ
   スを受信し、選択的に増分し、前記アドレスを記憶し、
   そして前記インストラクションアドレスを出力に発生す
   るインストラクションアドレスカウンタ手段、および前
   記インストラクション解読手段と前記アドレスカウンタ
   手段に接続され前記割込モード信号とトラップモード信
   号とインストラクションアドレスとを受信する割込／ト
   ラップ論理手段を有し、サイクリックにインストラクシ
   ョンを処理し双方向出力データバスにインストラクショ
   ンアドレスを発生するマイクロプログラム・シーケンス
   ・コントローラにおいて割込モードもしくはトラップモ
   ードで前記マイクロプログラム・シーケンス・コントロ
   ーラを選択的に動作させる方法であつて、前記割込／ト
   ラップ手段による前記割込モード信号受信時には、 （ａ）前記アドレスカウンタ手段によつて受信された前
   記インストラクションアドレスを増分すること、 （ｂ）前記双方向出力データバスによる前記インストラ
   クションアドレス（割込戻りアドレス）の伝送を禁止す
   ること、 （ｃ）前記割込戻りアドレスを前記ラストイン、ファー
   ストアウト記憶手段に記憶すること、（ｄ）前記双方向
   出力データバスにより割込サブルーチンの最初のインス
   トラクションのアドレス（割込アドレス）を受信するこ
   と、および（ｅ）前記アドレスカウンタ手段に前記割込
   アドレスを記憶すること、 のステップからなり、前記割込／トラップ手段による前
   記トラップモード信号の受信時には、（ｆ）前記アドレ
   スカウンタ手段によつて前記インストラクションアドレ
   スの増分を禁止すること、 （ｇ）前記双方向出力データバスによるインストラクシ
   ョンアドレス（トラップ戻りアドレス）の伝送を禁止す
   ること、 （ｈ）前記トラップ戻りアドレスを前記ラストイン、フ
   ァーストアウト記憶手段へ記憶すること、 （ｉ）前記双方向出力データバスによりトラップサブル
   ーチンの最初のインストラクションのアドレス（トラッ
   プアドレス）を受信すること、および （ｊ）前記アドレスカウンタ手段に前記トラップアドレ
   スを記憶すること、 のステップからなる。