JPS61105923A - 信号の孤立点除去装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号に含まれる弧立した、特異な信号を
除去し、弧立した信号によって不自然な処理を行なうこ
とを防止する信号の孤立点除去装置に関するものである
。

従来例の構成とその問題点 従来、弧立した信号を除去するには、入力信号を低域Ｆ
波する方法が多く用いられているが、このような方法で
は、入力信号を平均化するのみで真に弧立した信号を除
去することはできず、特異な孤立信号でもその振幅が大
きいときには孤立点とみなすべき信号の影響を皆無にす
ることは不可速度の双方を同時に満たすことは困難であ
る。

弧立した信号を除去する方法として、入力信号を時系列
として逐時観測し、連続する３つの時系列信号を大小判
定し、中間位のものを選択する方法がある。

連続する３つの時系列信号を大小判定して、中間位のも
のを選択するには、第１図に示すように遅延回路１，２
によって所定の時間だけ遅延された２つの信号と遅延さ
れない信号との時系列信号を入力とし、これに対する出
力を有する論理回路を中間値選択回路３に構成すればよ
いが、入力信号のビット数が多いときには必要な論理回
路の規模は極めて大きなものとなり、実現が困難となる
。

第２図は必要な論理回路の規模を少なくするために用い
られている信号の孤立点除去装置の従来例である。以下
この構成について説明する。

入力信号は遅延回路１および２でそれぞれ遅延される。

入力信号ａと第１の遅延回路の出力すは第１の最小値選
択回路４に、入力信号ａと第２の遅延回路２の出力は第
２の最小値選択回路５に、第１の遅延回路６の出力すと
第２の遅延回路２の出力Ｃは第３の最小値選択回路６に
、それぞれ入力される。第１および第２の最小値選択回
路４゜５の出力は第１の最大値選択回路に入力される。

第１の最大値選択回路７の出力と第３の最小値選択回路
６の出力は第２の最大値出力回路に入力される。第１の
最大値選択回路７の出力は図からも明らかなように、ａ
、ｂ、ｃのうちａが最小のときにはａを出力するが、そ
れ以外のときには、ａ。

ｂ、ｃのうち小さいほうから２番目のものを出力する。

第２の最大値選択回路８では、ａが最小のときには、ｂ
の最小値選択回路の出力、すなわち、ａが最小のときに
はａ以外の小さい信号、すなわち２番目に小さい信号を
出力する。第１の最大値選択回路７がｂまだはＣを出力
している場合第１の最大値選択回路４の出力はｂまたは
Ｃの大きいほうであるから第３の最小値選択回路６の出
力は第２の最大値選択回路８では明らかに選択されない
。したがっていずれの場合でも第２の最大値選択回路８
の出力はａ、ｂ、ｃのうちの中間位のものを出力するこ
とになる。なお、ａ、ｂ、ｃのうち少なくとも２つが等
しい場合には、第２の最大値選択回路の出力はこの等し
い値になり、このような場合でも、孤立した信号を除去
していることになる。このような第２図の構成の従来の
孤立信号除去装置では、第１図の場合に比較して、論理
回路の規模を小さくするために、大小判定を６段階に分
けている。このようにすれば大小判定は２人力の大きい
ほうまたは小さいほうを出力する選択回路を用いて行な
うことができる。しかしながら、この構成においても、
入力信号のビット数がさらに増加した場合にはこのよう
な最大値または最小値の選択回路の実現は困難となって
くる。最大値または最小値の選択回路をｄ出厚用メモリ
（以下ＭＯＭとｄピ述ンで行うとし、入力信号のビット
数をｎとするとこの構成で必要とするＲＯＭの諾答撤は
２２ｎＸ５Ｘｎ〔ビット〕となシ大きな容量を必要とす
る。ま友このような構成では多段に接続する１（ＯＮの
遅延時間が累積するので、高速に処理を行なうためには
さらにＲＯＭ間に遅延回路を設けて、動作させねばなら
ず、この構成の実現には大きな負担となる。

発明の目的 本発明は入力信号のビット数が増加した場合にも回路規
模の増加を押え、高速の処理を可能とし、た孤立信号除
去装置を提供することを目的とする。

発明の構成 本発明では入力信号を遅延する所定の段数の遅延回路の
・膜数の出力間の大小を複数の比較器を用いて行ない、
この複数の比較結果よシ論理演算を行ない、この論理演
算の結果によって、遅延された入力信号のうち、孤立信
号を除去して出力するもので、信号の大小判定に比較器
を用いることに加え、複数の比ｉ！５！器の比較結果を
論理演算した結果に応じて入力信号を処理することで、
回路規模の増大を防止するとともに、高速処理全容易に
するものである。

実施例の説明 第３図は本発明の一実施例における信号の孤立点除去装
置のブロック図である。入力信号ａは遅延回路９および
１０によって遅延される。入力信号ａおよδ遅延回路９
の出力すおよび遅延回路１０の出力Ｃはそれぞれ比較器
１１．１２．１３に加えられる。比較器１１〜１３はｎ
ビットの入力を２系統持つが、結果は１ビツトである。

すなわち２つのｎビットの入力を比較してその大小関係
のみを出力する。論理回路１４は３つの比較器１１〜１
３の出力からａ、ｂ、ｃのうち１ハずれを出力するかを
決めるもので具体的には第４図のような量率な回路で実
現可能である。スイッチ１６，１６゜１７は＆を埋回路
１４の出力によっていずれか１つのみが閉じられる。す
なわち論理ｔｇ１４１４として、たとえは下表の構成と
しておけば、スイッチ１５〜１７はａ、ｂ、ｃのうち、
中間位のもの、あるいはａ、ｂ、ｃのうち、同値のもの
が２つ以上あればその信号を出力することになり、第３
図の構成で信号の孤立点除去を行なうことが可能である
。

ここで用いる比較器１１　、１　’２　、１３は、大小
の比較判定のみを行なえばよく、たとえば２ｎ個程度の
論理ゲートで構成することができ、第２図のＲＯＭを使
用した場合に比較して著しく簡素化することができる。

第５図は、本発明の第１の実施例の構成の孤立点除去装
置を、さらに高速度で動作可能となるようにするための
構成である。比較器１１〜１３での動作遅延時間と論理
回路１４の動作遅延の累積による誤動作を防止するため
、遅延回路１８を設けて処理するものである。このよう
に構成した場合には、スイッチ回路１５〜１７への信号
もそれぞれ遅延させる必要がある。しかし本発明の構成
では比較器１１〜１３の出力は比較判定結果のみの各１
ビツトにすぎず、高速処理を行なうために必要となる遅
延回路１８の規模は小さなものとな間の遅延信号はＣで
あることから、高速処理を行なうために新たに設けるべ
き遅延回路はｎビットの遅延回路１９と３ビツトの遅延
回路１８のみである。

発明の効果 このように本発明によれば小さな回路規模によ孤立信号
除去を行なうことが可能であり、またより高速の応用例
に対しても回路規模の増加がわずかな、信号の孤立点除
去を行なうことができる。

【図面の簡単な説明】

第１図は信号の孤立点除去装置の基本的なブロック線図
、第２図は従来例における信号の孤立点除去装置のブロ
ック線図、第３図は本発明の一実施例における信号の孤
立点除去装置のブロック線図、第４図は同装置の一部分
の具体的なブロック線図、第６図は同地の実施例におけ
る信号の孤立点除去装置のブロック線図である。 ９．１Ｑ・・・・・・遅延線、１１．１２．１３・・・
・・・比較器、１４・・・・・・論理回路、１５，１６
．１７・・・・・・スイッチ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図

Claims (1)

【特許請求の範囲】
1. 入力信号を遅延する所定の段数を有する遅延装置と、こ
   の遅延装置の複数の出力間の信号の大小を比較する複数
   の比較器と、前記複数の比較器の比較結果を入力とする
   論理演算装置と、この論理演算装置の演算結果によって
   前記遅延装置の複数の出力より所定の信号を選択する信
   号選択手段とを有し、入力信号に含まれる特異な信号を
   除去することを特徴とする信号の孤立点除去装置。