JPS61105656A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61105656A JPS61105656A JP59225686A JP22568684A JPS61105656A JP S61105656 A JPS61105656 A JP S61105656A JP 59225686 A JP59225686 A JP 59225686A JP 22568684 A JP22568684 A JP 22568684A JP S61105656 A JPS61105656 A JP S61105656A
- Authority
- JP
- Japan
- Prior art keywords
- page
- virtual
- real
- memory
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置におけるストレッジキイ制御方式
に関するものである。
に関するものである。
従来、この種の情報処理装置は、記憶装置に格納されて
いる記憶内容を保護するために、実メモリの実ページ対
応に設けられたストレッジキイ情報が用意されていた。
いる記憶内容を保護するために、実メモリの実ページ対
応に設けられたストレッジキイ情報が用意されていた。
このストレッジキイ情報は。
プログラムステータスワード中のキイ部と比較してアク
セス許可、禁止を制御するＡＣＣ情報、該ＡＣＣ情報を
無視し読出しアクセスを可能とするＦビット、該ページ
がアクセスされたことを示すＲビット及び、該ページが
書換えられたことを示すＣビットからなる。
セス許可、禁止を制御するＡＣＣ情報、該ＡＣＣ情報を
無視し読出しアクセスを可能とするＦビット、該ページ
がアクセスされたことを示すＲビット及び、該ページが
書換えられたことを示すＣビットからなる。
しかし、前記ストレッジキイ情報は実メモリの実ページ
対応にしか持っておらず、実メモリ上の情報については
保護されているが、仮想メモリ上の仮想ページについて
は直接保護することが出来ないという欠点があった。
対応にしか持っておらず、実メモリ上の情報については
保護されているが、仮想メモリ上の仮想ページについて
は直接保護することが出来ないという欠点があった。
〔問題点を解決するための手段及び作用〕本発明による
情報処理装置は、外部記憶装置上の仮想メモリと主記憶
装置上の実メモリとの間においてページ単位でデータ転
送が行われるパ〜チャルメモリ情報処理システムにおい
て、前記仮想メモリに対応する仮想被−ノに対して１対
１に対応するストレッジキイを用意し、前記ストレッジ
キイをストレッジキイテーブルとして前記主記憶装置上
に保持するよ、うに構成し、かつ前記仮想ページアドン
スと該仮想ページが実メモリに割当てられたときの実ペ
ージアドレスとの対応づけ情報及び該仮想被−ジに対応
する前記スト・レッジキイの情報とをもつトランスノー
ジョン・ルックアサイド・バッファ（以下、 ＴＬＢと
称す）をそなえ。
情報処理装置は、外部記憶装置上の仮想メモリと主記憶
装置上の実メモリとの間においてページ単位でデータ転
送が行われるパ〜チャルメモリ情報処理システムにおい
て、前記仮想メモリに対応する仮想被−ノに対して１対
１に対応するストレッジキイを用意し、前記ストレッジ
キイをストレッジキイテーブルとして前記主記憶装置上
に保持するよ、うに構成し、かつ前記仮想ページアドン
スと該仮想ページが実メモリに割当てられたときの実ペ
ージアドレスとの対応づけ情報及び該仮想被−ジに対応
する前記スト・レッジキイの情報とをもつトランスノー
ジョン・ルックアサイド・バッファ（以下、 ＴＬＢと
称す）をそなえ。
前記ＴＬＢから実ページアドレスが抽出されたときには
、該ＴＬＢのストレッジキイを使用し、抽出されなかっ
た場合は、該仮想波−ジが前記主記憶上に存在する。し
ないにかかわらず前記主記憶装置上のストレッジキイテ
ーブルを参照するようにしたことを特徴とする。
、該ＴＬＢのストレッジキイを使用し、抽出されなかっ
た場合は、該仮想波−ジが前記主記憶上に存在する。し
ないにかかわらず前記主記憶装置上のストレッジキイテ
ーブルを参照するようにしたことを特徴とする。
〔実施例〕
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図は本発明の一実施例の構成図を示し、第２図は第
１図の構、成における動作を図示した説明図である。
１図の構、成における動作を図示した説明図である。
第１図において、１は主記憶装置、２は外部記憶装置、
３は実メモリ、４は仮想メモリ、５はストレッジキイ情
報、６−０ないし６−ｎは夫々実メモリ上の実ページ、
７−０ないし７−ｎは仮想メモリ上の仮想ページ、８−
０ないし８−ｎは仮想４−ジに対応して設けられている
キイ情報、９は（−ジテーブルであり、仮想４−ノアド
レスと実メモリに割当てられたときの実イーノアドレス
の対応を示すもの、１０はストレッジキイテーブルであ
シ、前記ストレッジキイ情報５を格納するもの、１１は
ＴＬＢであシ、前記ページテーブル９を以前に参照した
ことのある仮想４−ジアドレス情報対実ページアドレス
情報及びそのキイ情報が格納され、メモリアクセスに際
し実ページアドレス情報及びキイ情報早見表として使用
されるものを示している。
３は実メモリ、４は仮想メモリ、５はストレッジキイ情
報、６−０ないし６−ｎは夫々実メモリ上の実ページ、
７−０ないし７−ｎは仮想メモリ上の仮想ページ、８−
０ないし８−ｎは仮想４−ジに対応して設けられている
キイ情報、９は（−ジテーブルであり、仮想４−ノアド
レスと実メモリに割当てられたときの実イーノアドレス
の対応を示すもの、１０はストレッジキイテーブルであ
シ、前記ストレッジキイ情報５を格納するもの、１１は
ＴＬＢであシ、前記ページテーブル９を以前に参照した
ことのある仮想４−ジアドレス情報対実ページアドレス
情報及びそのキイ情報が格納され、メモリアクセスに際
し実ページアドレス情報及びキイ情報早見表として使用
されるものを示している。
次に第２図を参照しつつ動作について説明する。
第２図において、９，１０．Ｌｌはそれぞれ第１図に対
応し、１２は実効アドレスレジスタであってメモリアク
セスのための仮想アドレス情報がセットされるもの、１
３は比較回路、１４は変換された実アドレス情報をセッ
トする実アドレスレジスタを示している。
応し、１２は実効アドレスレジスタであってメモリアク
セスのための仮想アドレス情報がセットされるもの、１
３は比較回路、１４は変換された実アドレス情報をセッ
トする実アドレスレジスタを示している。
今、仮想メモリ４上の仮想ページ７−２が、実メモリ３
上に割当てられていないとする。このとき、ページテー
ブル９のエントリ１５−２の制御情報■は＠１”である
。この状態で、このページに対して実効アドレスレノス
タ１２により何らかのアクセスがあったとき、 ＴＬＢ
１１はＴＬＢ上に所定の情報が存在しないとしてＴＬ
Ｂフォールトが発生するため、主記憶上のページテーブ
ル９及びストレッジキイテーブル１０を参照し、ス）Ｖ
ノジキイテーブルｌＯの二ン） ＩＪ １６−２のキイ
情報によシ記憶保護のチェックを行い、Ｒ−ジテーブル
９のエントリ１５−２を参照するが、■＝１のため該ペ
ージが実メモリ３上に存在しないとしてページフォール
トが発・生ずる。これにより仮想メモリ上の仮想ページ
７−２を実メモリ３上に割付けるページ割付は命令が発
せられる。これにより。
上に割当てられていないとする。このとき、ページテー
ブル９のエントリ１５−２の制御情報■は＠１”である
。この状態で、このページに対して実効アドレスレノス
タ１２により何らかのアクセスがあったとき、 ＴＬＢ
１１はＴＬＢ上に所定の情報が存在しないとしてＴＬ
Ｂフォールトが発生するため、主記憶上のページテーブ
ル９及びストレッジキイテーブル１０を参照し、ス）Ｖ
ノジキイテーブルｌＯの二ン） ＩＪ １６−２のキイ
情報によシ記憶保護のチェックを行い、Ｒ−ジテーブル
９のエントリ１５−２を参照するが、■＝１のため該ペ
ージが実メモリ３上に存在しないとしてページフォール
トが発・生ずる。これにより仮想メモリ上の仮想ページ
７−２を実メモリ３上に割付けるページ割付は命令が発
せられる。これにより。
プロセッサ（図示せず）は、実メモリ３上の空ページア
ト７スを探して割付けを行い、その実ページアドレス情
報をページテーブル９にセットし。
ト７スを探して割付けを行い、その実ページアドレス情
報をページテーブル９にセットし。
入出力動作を行って仮想ページ７−２を実メモリ３上に
転送する。本転送終了により Ｊ−ノテーブル９のエン
トリ１５−２の制御情報■を“０”とする。
転送する。本転送終了により Ｊ−ノテーブル９のエン
トリ１５−２の制御情報■を“０”とする。
上記処理とは逆に、実メモリ３上の１つの実ページ例え
ば６−２を実メモリ３上から解放する場合には、ページ
テーブル９のエントリ１５−２の制御情報■を１”とし
て、実ベージ６−２を仮想メモリ４上にに一シアウドす
る。又、 ＴＬＢ １１に該エントリが存在すれば該エ
ントリを抹消する。
ば６−２を実メモリ３上から解放する場合には、ページ
テーブル９のエントリ１５−２の制御情報■を１”とし
て、実ベージ６−２を仮想メモリ４上にに一シアウドす
る。又、 ＴＬＢ １１に該エントリが存在すれば該エ
ントリを抹消する。
なお２周知の如く、実メモリ３上に存在する実ページに
ついて、そのうちいくつかは、 ＴＬＢ １１上に仮想
ページアドレス情報対実ページアドレス情報として保持
されている。又、 ＴＬＢ １１上には。
ついて、そのうちいくつかは、 ＴＬＢ １１上に仮想
ページアドレス情報対実ページアドレス情報として保持
されている。又、 ＴＬＢ １１上には。
キイ情報も有しているため、 ＴＬＢ １１の内容によ
って実ページアドレスが抽出できた場合は、キイ情報は
実メモリ３をアクセスすることなくそのまま得られる。
って実ページアドレスが抽出できた場合は、キイ情報は
実メモリ３をアクセスすることなくそのまま得られる。
即ち、実効アドレスレジスタ１２中の仮想ページアドレ
ス情報の一部によってＴＬＢ １１が参照さし、 ＴＬ
Ｂ １１から得られた仮想ページアドレス情報と実効ア
ドレスレジスタ１２中の仮想波−ノアドレス情報の残り
の一部が比較回路１３によシ比較され、一致した場合に
ＴＬＢ １ ］から得られた実−ξ−ジアドレス情報を
用いて２図示の如く変換された実アドレス情報が実アド
レスレジスタ１４にセットされる。同時にＴＬＢ １１
からキイ情報が得られ記憶保護のチェックが行われる。
ス情報の一部によってＴＬＢ １１が参照さし、 ＴＬ
Ｂ １１から得られた仮想ページアドレス情報と実効ア
ドレスレジスタ１２中の仮想波−ノアドレス情報の残り
の一部が比較回路１３によシ比較され、一致した場合に
ＴＬＢ １ ］から得られた実−ξ−ジアドレス情報を
用いて２図示の如く変換された実アドレス情報が実アド
レスレジスタ１４にセットされる。同時にＴＬＢ １１
からキイ情報が得られ記憶保護のチェックが行われる。
一方、比較回路１３によシネ一致が発生した場合、つま
ｆｉ ＴＬＢフォールトとなった場合、前述の如く、ペ
ージテーブル９及びストレッジキイテーブル１０を参照
して、実ページアドレス情報及びキイ情報を得る。同時
にＴＬＢ １１の内容更新が行われる。
ｆｉ ＴＬＢフォールトとなった場合、前述の如く、ペ
ージテーブル９及びストレッジキイテーブル１０を参照
して、実ページアドレス情報及びキイ情報を得る。同時
にＴＬＢ １１の内容更新が行われる。
以上の如く、キイ情報は、 ＴＬＢ １１上に存在すれ
ばＴＬＢ １１から、 ＴＬＢ １１上に存在しなけれ
ば実メモリ上のストレッジキイテーブル１０かう得られ
２周知の如くプログラムステータスワード中のキイ部と
キイ情報中のＡＣＣ部とが比較されて。
ばＴＬＢ １１から、 ＴＬＢ １１上に存在しなけれ
ば実メモリ上のストレッジキイテーブル１０かう得られ
２周知の如くプログラムステータスワード中のキイ部と
キイ情報中のＡＣＣ部とが比較されて。
アクセス権のチェックが行われる。
尚、 ＴＬＢ １１上にキイ情報を格納したのは、キイ
情報の参照を早く行うことを目的としているだけで、キ
イ情報は必ずしもＴＬＢ １１上におく必要はなく、常
に実メモリ３上のストレッジキイテーブル１０を参照し
てもよい。いずれにしても、ストレッジキイテーブル１
０は、実メモリ３上に常に存在して、容易にアクセス可
能なことが望まれる。
情報の参照を早く行うことを目的としているだけで、キ
イ情報は必ずしもＴＬＢ １１上におく必要はなく、常
に実メモリ３上のストレッジキイテーブル１０を参照し
てもよい。いずれにしても、ストレッジキイテーブル１
０は、実メモリ３上に常に存在して、容易にアクセス可
能なことが望まれる。
本発明には２以上説明したように、仮想メモリ上の仮想
ページ単位毎にストレッジキイ情報を有するようにする
ことにより、所望の仮想ページが実メモリ上に存在する
しないにかかわらず、−率にストレッジキイ情報を管理
することが可能となる。
ページ単位毎にストレッジキイ情報を有するようにする
ことにより、所望の仮想ページが実メモリ上に存在する
しないにかかわらず、−率にストレッジキイ情報を管理
することが可能となる。
第１図は本発明の一実施例を示す構成図、第２図は第１
図で示した構成の動作２作用を示す説明図である。 １・・・主記憶装置、２・・・外部記憶装置、３・・・
実メモリ、４・・・仮想メモリ、５・・・ストレッジキ
イ情報。 ６・・・実ページ、７・・・仮想ページ、８・・・キイ
情報。 ９・・・ページテーブル、１０・・・ストレッジキイテ
ーブル、１１・・・ＴＬＢ 、 １２・・・実効アドレ
スレジスタ。 １３・・・比較回路、１４・・・実アドレスレジスタ。 に主記憶装置 ２−外部記憶装置 ３；災メモリ ４°仮想メ七り ５： ストレッジキイ中青級 ６−０〜５−７１ ：実ページ ７−０〜’７−７Ｚ″仮想ページ ８−０〜８−７１ 矢イＪ［ｉ灸 ９−ページチーアル １０、ストレッジへイテーフツレ １１：ＴＬＢ
図で示した構成の動作２作用を示す説明図である。 １・・・主記憶装置、２・・・外部記憶装置、３・・・
実メモリ、４・・・仮想メモリ、５・・・ストレッジキ
イ情報。 ６・・・実ページ、７・・・仮想ページ、８・・・キイ
情報。 ９・・・ページテーブル、１０・・・ストレッジキイテ
ーブル、１１・・・ＴＬＢ 、 １２・・・実効アドレ
スレジスタ。 １３・・・比較回路、１４・・・実アドレスレジスタ。 に主記憶装置 ２−外部記憶装置 ３；災メモリ ４°仮想メ七り ５： ストレッジキイ中青級 ６−０〜５−７１ ：実ページ ７−０〜’７−７Ｚ″仮想ページ ８−０〜８−７１ 矢イＪ［ｉ灸 ９−ページチーアル １０、ストレッジへイテーフツレ １１：ＴＬＢ
Claims (1)
- １、外部記憶装置上の仮想メモリと主記憶装置上の実メ
モリとの間においてページ単位でデータ転送が行われる
情報処理装置において、前記仮想メモリに対応する仮想
ページに対して１対１に対応するストレッジキィを用意
し、前記主記憶装置は前記ストレッジキィを保持するた
めのストレッジキィテーブルを有し、前記仮想ページア
ドレスと該仮想ページが実メモリに割当てられたときの
実ページアドレスとの対応づけ情報及び該仮想ページに
対応する前記ストレッジキィの情報をもつトランスレー
ション・ルックアサイド・バッファを備えた情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225686A JPS61105656A (ja) | 1984-10-29 | 1984-10-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59225686A JPS61105656A (ja) | 1984-10-29 | 1984-10-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105656A true JPS61105656A (ja) | 1986-05-23 |
Family
ID=16833199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59225686A Pending JPS61105656A (ja) | 1984-10-29 | 1984-10-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105656A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724551A (en) * | 1996-05-23 | 1998-03-03 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers |
| US5787309A (en) * | 1996-05-23 | 1998-07-28 | International Business Machines Corporation | Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits |
| US5802397A (en) * | 1996-05-23 | 1998-09-01 | International Business Machines Corporation | System for storage protection from unintended I/O access using I/O protection key by providing no control by I/O key entries over access by CP entity |
| US5809546A (en) * | 1996-05-23 | 1998-09-15 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries including storage keys for controlling accesses to the buffers |
| US5900019A (en) * | 1996-05-23 | 1999-05-04 | International Business Machines Corporation | Apparatus for protecting memory storage blocks from I/O accesses |
-
1984
- 1984-10-29 JP JP59225686A patent/JPS61105656A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724551A (en) * | 1996-05-23 | 1998-03-03 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers |
| US5787309A (en) * | 1996-05-23 | 1998-07-28 | International Business Machines Corporation | Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits |
| US5802397A (en) * | 1996-05-23 | 1998-09-01 | International Business Machines Corporation | System for storage protection from unintended I/O access using I/O protection key by providing no control by I/O key entries over access by CP entity |
| US5809546A (en) * | 1996-05-23 | 1998-09-15 | International Business Machines Corporation | Method for managing I/O buffers in shared storage by structuring buffer table having entries including storage keys for controlling accesses to the buffers |
| US5900019A (en) * | 1996-05-23 | 1999-05-04 | International Business Machines Corporation | Apparatus for protecting memory storage blocks from I/O accesses |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5809546A (en) | Method for managing I/O buffers in shared storage by structuring buffer table having entries including storage keys for controlling accesses to the buffers | |
| US5220669A (en) | Linkage mechanism for program isolation | |
| US4979098A (en) | Multiple address space token designation, protection controls, designation translation and lookaside | |
| US4945480A (en) | Data domain switching on program address space switching and return | |
| US6163834A (en) | Two level address translation and memory registration system and method | |
| EP0478978A2 (en) | Multiple controlled data-space facility | |
| EP0319134A2 (en) | Protected memory accessing | |
| JPS623359A (ja) | 仮想記憶方式 | |
| JPH0661069B2 (ja) | コンピユータ・システム | |
| JP2005509946A (ja) | メモリ管理システム及び線形アドレスに基づいたメモリアクセスセキュリティ付与方法 | |
| US5724551A (en) | Method for managing I/O buffers in shared storage by structuring buffer table having entries include storage keys for controlling accesses to the buffers | |
| US9146879B1 (en) | Virtual memory management for real-time embedded devices | |
| GB1593312A (en) | Data processing system | |
| US5900019A (en) | Apparatus for protecting memory storage blocks from I/O accesses | |
| JPS6248258B2 (ja) | ||
| US5787309A (en) | Apparatus for protecting storage blocks from being accessed by unwanted I/O programs using I/O program keys and I/O storage keys having M number of bits | |
| JPS61105656A (ja) | 情報処理装置 | |
| US5802397A (en) | System for storage protection from unintended I/O access using I/O protection key by providing no control by I/O key entries over access by CP entity | |
| JPH0133857B2 (ja) | ||
| JPH06139149A (ja) | 多重仮想空間制御装置 | |
| EP0425771A2 (en) | An efficient mechanism for providing fine grain storage protection intervals | |
| JPH07120318B2 (ja) | アクセス及び欠陥論理信号を用いて主メモリユニットを保護する装置及び方法 | |
| CN114780446A (zh) | 基于mpu的内存访问方法、装置、电子设备及存储介质 | |
| EP0327839B1 (en) | Information handling system | |
| JPS6122811B2 (ja) |