JPS61104639A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61104639A JPS61104639A JP59227302A JP22730284A JPS61104639A JP S61104639 A JPS61104639 A JP S61104639A JP 59227302 A JP59227302 A JP 59227302A JP 22730284 A JP22730284 A JP 22730284A JP S61104639 A JPS61104639 A JP S61104639A
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- JP
- Japan
- Prior art keywords
- circuits
- semiconductor integrated
- integrated circuit
- defective
- circuit device
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路装置に関ｌ〜、特にそれぞれ入
出力部を持つ同一半導体集積回路を複数個並べて１つの
半導体集積回路装置とした半導体集積回路装置とした半
導体集積回路装置に関する。
出力部を持つ同一半導体集積回路を複数個並べて１つの
半導体集積回路装置とした半導体集積回路装置とした半
導体集積回路装置に関する。
（従来の技術）
従来、この種の半導体集積回路装置は、歩留り向上を目
的にλ４０８メモリー（ＲＡＭ 、ＲＯＭ ）を中心に
下記の如く行なわれている。
的にλ４０８メモリー（ＲＡＭ 、ＲＯＭ ）を中心に
下記の如く行なわれている。
第９図は従来のＭＯ８メモリ装置の構成を示す図である
。第９図に示すように半導体束ｌ＊回路装置１のメモリ
ーアレー２内にあらかじめ予備線（ワード線／テータ線
）３，４を備えておき、欠陥ビットが発生すると欠陥ビ
ットを予備線に置換するプログラム用フェーズや回路方
式が各種提案されている。図において５は置換回路６は
テコーダーである。
。第９図に示すように半導体束ｌ＊回路装置１のメモリ
ーアレー２内にあらかじめ予備線（ワード線／テータ線
）３，４を備えておき、欠陥ビットが発生すると欠陥ビ
ットを予備線に置換するプログラム用フェーズや回路方
式が各種提案されている。図において５は置換回路６は
テコーダーである。
（発明が解決しようとする問題点）
上述した従来の半導体集積回路装置は複数の半導体集積
回路は相互に配線で接続され、欠陥ビットを予備線で置
換する方式となっているため、実用化となるとテストが
複雑になるとか、フーーズ溶断用の設備が必要になると
いった高価格化の要因が多くあり、また欠陥ビットが予
備線に置換できないほど、多く発生すると、その半導体
集積回路装置は救済することができず不良となる。従っ
てもともとの歩留りいかんによってはこの救済技術採用
によるわずられしさのみが残るといった欠点があった。
回路は相互に配線で接続され、欠陥ビットを予備線で置
換する方式となっているため、実用化となるとテストが
複雑になるとか、フーーズ溶断用の設備が必要になると
いった高価格化の要因が多くあり、また欠陥ビットが予
備線に置換できないほど、多く発生すると、その半導体
集積回路装置は救済することができず不良となる。従っ
てもともとの歩留りいかんによってはこの救済技術採用
によるわずられしさのみが残るといった欠点があった。
本発明は従来のように予備線を伽えることなく、歩留り
向上をもたらすことができる半導体集積回路装置を提供
することを目的とする。
向上をもたらすことができる半導体集積回路装置を提供
することを目的とする。
（問題点を解決するための手段）
本発明の半導体集積回路装置は、それぞれ入出力部を持
つ同一半導体集積回路を複数個並べて構成した半導体集
積回路装置において、２つ以上の前記回路間を接続する
組合せに応じたフィルム・キャリヤが用意され、正常動
作する前記回路間が前記用量されたフィルム・キャリヤ
から選択されたフィルム・キャリヤによりボンディング
されることにより構成さｎる。
つ同一半導体集積回路を複数個並べて構成した半導体集
積回路装置において、２つ以上の前記回路間を接続する
組合せに応じたフィルム・キャリヤが用意され、正常動
作する前記回路間が前記用量されたフィルム・キャリヤ
から選択されたフィルム・キャリヤによりボンディング
されることにより構成さｎる。
（実施例）
次に、本発明の実施例について、図面を参照して説明す
る、。
る、。
第２図は本発明の対象となる半導体集積回路の構成を示
す平面図である。１つの半導体集積回路７内には単独で
も動作が可能である入出力部を持つ半導体集積回路（以
下回路と記す）８，９，１０゜１１の４つを形成した図
である。
す平面図である。１つの半導体集積回路７内には単独で
も動作が可能である入出力部を持つ半導体集積回路（以
下回路と記す）８，９，１０゜１１の４つを形成した図
である。
第３図〜第７図は第２図に示す８，９，１０゜１１の４
つの回路が正常に動作するものが変化したとき、正常動
作回路の組合せに対し、用意するリードの平面図である
。
つの回路が正常に動作するものが変化したとき、正常動
作回路の組合せに対し、用意するリードの平面図である
。
第３図は正常に動作する回路７．８の２回路を接続する
り一ド１２を示す。また、第４図は回路９．１０の２回
路が正常動作するときのり−ド１３を示し、第５図は回
路８，９．１０の３回路が正常動作する場合で前記した
リード１２．１３の組合せで接続が可能となる。又第６
図は回路８，９゜１１の３回路を接続する場合で新たに
１４のリードを準備、とれとり一ド１２の組合せで対応
できる。また第７図は４回路８，９，１０．１１が共に
正常動作する場合のリードでリードＩ ２ 、 Ｉ ４
゜１５で対応できる。すなわち以上のようなリードを有
するフィルム・キャリアを準備する。
り一ド１２を示す。また、第４図は回路９．１０の２回
路が正常動作するときのり−ド１３を示し、第５図は回
路８，９．１０の３回路が正常動作する場合で前記した
リード１２．１３の組合せで接続が可能となる。又第６
図は回路８，９゜１１の３回路を接続する場合で新たに
１４のリードを準備、とれとり一ド１２の組合せで対応
できる。また第７図は４回路８，９，１０．１１が共に
正常動作する場合のリードでリードＩ ２ 、 Ｉ ４
゜１５で対応できる。すなわち以上のようなリードを有
するフィルム・キャリアを準備する。
以上第３図乃至第７図に示したリードは第８図に示すよ
うにテープ１６上に、例えばリード１２を装着したフィ
ルム・キャリア（ＴＡＢ）としてそれぞれ用意する。な
お以上示したリードの形状は１例でこれに限定されるも
のではない。
うにテープ１６上に、例えばリード１２を装着したフィ
ルム・キャリア（ＴＡＢ）としてそれぞれ用意する。な
お以上示したリードの形状は１例でこれに限定されるも
のではない。
第１図（ａ） 、 （ｂ）は本発明の一実施例の構造並
びにその構成方法を説明するために工程順に示した平面
図である。
びにその構成方法を説明するために工程順に示した平面
図である。
第１図（ａ）は電気特性試験を各回路毎に実施しその結
果９，１０の２回路が正常に動作し、不良となった２回
路８，１】は正常動作回路と区別できるようレーサース
ポットなどで不良マーク１７゜１８をつけたところを示
している。
果９，１０の２回路が正常に動作し、不良となった２回
路８，１】は正常動作回路と区別できるようレーサース
ポットなどで不良マーク１７゜１８をつけたところを示
している。
第１図０））は電気的特性試験を終えた半導体集積回路
装置７に正常動作回路９，１ｏに対応する第４図に示し
たり一ド１３を装着した’１” Ａ Ｂを選択し、回路
９ 、１０間のボンディングを実施したものであり、本
実施例の完成図である。
装置７に正常動作回路９，１ｏに対応する第４図に示し
たり一ド１３を装着した’１” Ａ Ｂを選択し、回路
９ 、１０間のボンディングを実施したものであり、本
実施例の完成図である。
その結果、例えば回路が２５６ Ｋ ｂｉｔ ＲＡＭで
あるとしたら上記ボンディングにより２Ｘ２５６Ｋｂｉ
ｔＲＡＭとして使用可能となる。
あるとしたら上記ボンディングにより２Ｘ２５６Ｋｂｉ
ｔＲＡＭとして使用可能となる。
また、回路規模の大小１種類９個数は例に示した２ ５
６Ｋｂｉｔ ＲＡＭ ４つに限ったものではなく、規模
が大きい程有効であり、几Ａλ４Ｒ，ＯＭ以列でよく個
数は自由である。
６Ｋｂｉｔ ＲＡＭ ４つに限ったものではなく、規模
が大きい程有効であり、几Ａλ４Ｒ，ＯＭ以列でよく個
数は自由である。
（発明の効果）
以上説明したように、本発明はｌチップ内に入−牛導体
集積回路間を接続する ＴＡＢを良品の組合せに対応して準備し、正常に動作す
る半導体集積回路を接続するＴＡＢを前記準備されたＴ
ＡＢから選択し、これを利用してボンディングすること
によって、１チツプ内に少なくと４，１つ正常動作する
回路があれば、本来不良チップとして廃棄していたチッ
プを良品として使用でき、２つ以上正常動作する回路が
あればＴＡＢをボンディングすることにより大規模多機
能な半導体集積回路が得られる。なお本発明ではＴＡＢ
を使用しているので製作が容易で、かつ信頼性を向上さ
せることが出来る。
集積回路間を接続する ＴＡＢを良品の組合せに対応して準備し、正常に動作す
る半導体集積回路を接続するＴＡＢを前記準備されたＴ
ＡＢから選択し、これを利用してボンディングすること
によって、１チツプ内に少なくと４，１つ正常動作する
回路があれば、本来不良チップとして廃棄していたチッ
プを良品として使用でき、２つ以上正常動作する回路が
あればＴＡＢをボンディングすることにより大規模多機
能な半導体集積回路が得られる。なお本発明ではＴＡＢ
を使用しているので製作が容易で、かつ信頼性を向上さ
せることが出来る。
また、実施例のように、回路を２５６ＫｂｉｔＲＡＭと
し、かつ４つのＲＡＭがすべて正常動作していれは、２
５６ Ｋ ｂｉｔ ＲＡＭ ｆ：１！ｉ！造する技術力
で４Ｘ２５６Ｋｂｉｔ几ＡＭの製造が可能となるという
効果が得られる。
し、かつ４つのＲＡＭがすべて正常動作していれは、２
５６ Ｋ ｂｉｔ ＲＡＭ ｆ：１！ｉ！造する技術力
で４Ｘ２５６Ｋｂｉｔ几ＡＭの製造が可能となるという
効果が得られる。
第１図（ａ） 、 （ｂ）は本発明の一実施例の構造な
らびに構成工程を説明するだめの平面図、第２図は本発
明の対象となる集積回路装置の回路配置を示す平面図、
第３図乃至第７図は本発明に適用する導電性リードの平
面図、第８図は本発明に適用する導電性リードを搭載し
たフィルム・キャリヤ（ＴＡＢ）の平面図、第９図は従
来の半導体集積回路装置の一例の構成を示す図である。 ｌ・・・・・・半導体集積回路装置、２・・・・・・メ
モリーアレー、３，４・・・・・・予備線、５・・・・
・・置換回路、６・・・・・・デコーダー、７・・・・
・・半導体集積回路装置、８゜９．１０．１１・・・・
・・入出力部を持つ半導体集積回路、１２．１３，１４
．１５・・・・・・リード、１６・・パ°゛テープ、１
７．１８・・・・・不良品マーク。 ＄ ２ 図 ＄ ４ 図 第 ３ 図 Ｌ−−−−−−−−−−−−−−−−Ｊ＄ ５ 凶 縦η ← ■
らびに構成工程を説明するだめの平面図、第２図は本発
明の対象となる集積回路装置の回路配置を示す平面図、
第３図乃至第７図は本発明に適用する導電性リードの平
面図、第８図は本発明に適用する導電性リードを搭載し
たフィルム・キャリヤ（ＴＡＢ）の平面図、第９図は従
来の半導体集積回路装置の一例の構成を示す図である。 ｌ・・・・・・半導体集積回路装置、２・・・・・・メ
モリーアレー、３，４・・・・・・予備線、５・・・・
・・置換回路、６・・・・・・デコーダー、７・・・・
・・半導体集積回路装置、８゜９．１０．１１・・・・
・・入出力部を持つ半導体集積回路、１２．１３，１４
．１５・・・・・・リード、１６・・パ°゛テープ、１
７．１８・・・・・不良品マーク。 ＄ ２ 図 ＄ ４ 図 第 ３ 図 Ｌ−−−−−−−−−−−−−−−−Ｊ＄ ５ 凶 縦η ← ■
Claims (1)
- それぞれ入出力部を持つ同一半導体集積回路を複数個
並べて構成した半導体集積回路装置において、２つ以上
の前記回路間を接続する組み合せに応じたフィルム・キ
ャリヤが用意され、正常動作する前記回路間が前記用意
されたフィルム・キャリヤから選択されたフィルムキャ
リヤによりボンディングされていることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227302A JPS61104639A (ja) | 1984-10-29 | 1984-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227302A JPS61104639A (ja) | 1984-10-29 | 1984-10-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104639A true JPS61104639A (ja) | 1986-05-22 |
Family
ID=16858684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227302A Pending JPS61104639A (ja) | 1984-10-29 | 1984-10-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104639A (ja) |
-
1984
- 1984-10-29 JP JP59227302A patent/JPS61104639A/ja active Pending
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