JPS61100020A - Ｆｅｔの駆動回路 - Google Patents
Ｆｅｔの駆動回路Info
- Publication number
- JPS61100020A JPS61100020A JP59222666A JP22266684A JPS61100020A JP S61100020 A JPS61100020 A JP S61100020A JP 59222666 A JP59222666 A JP 59222666A JP 22266684 A JP22266684 A JP 22266684A JP S61100020 A JPS61100020 A JP S61100020A
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- JP
- Japan
- Prior art keywords
- winding
- fet
- bipolar transistor
- source
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は、ＦＥＴを高速でスイッチングするためのＦ−
ＥＴの駆動回路の改良に関する。
ＥＴの駆動回路の改良に関する。
（従来の技術）
ＦＦｌｉＴを高速゛でスイッチングさせようとして、Ｆ
ＥＴのゲート・ソース間に高速のパルスを加えても、Ｆ
ＥＴがＯＮからＯＦＦに移行する時間がパルスの・品（
周期）に対して無視できない受さになるので、理想的ス
イッチング）動作を行なえなＡのが普通である。
ＥＴのゲート・ソース間に高速のパルスを加えても、Ｆ
ＥＴがＯＮからＯＦＦに移行する時間がパルスの・品（
周期）に対して無視できない受さになるので、理想的ス
イッチング）動作を行なえなＡのが普通である。
この時間の遅れは、ＦＦＪＴのゲート・ソース間に存在
する接合容量に起因しており、ここに蓄椿された１荷の
放電が遅いためにＦＥＴのＯＦＦが遅れるのである。
する接合容量に起因しており、ここに蓄椿された１荷の
放電が遅いためにＦＥＴのＯＦＦが遅れるのである。
一般に、ゲート・ソース間の接合容量に蓄積された電荷
を放電させるためには、ゲート・ソース間に抵抗器を接
続し、これを介して１荷を逃してやる手法が取られる。
を放電させるためには、ゲート・ソース間に抵抗器を接
続し、これを介して１荷を逃してやる手法が取られる。
しかしながら、回路全体の効率を考慮した場合、ＦＥＴ
の０８時にも抵抗器に電流が流れるので好ましくなり０
さらに、より高速化を望むなら、さらに抵抗を低抵抗値
にしなければならない。
の０８時にも抵抗器に電流が流れるので好ましくなり０
さらに、より高速化を望むなら、さらに抵抗を低抵抗値
にしなければならない。
したがって、従来の技術ではＦＥＴを高速でスイッチン
グするためにはドライブ回路に大きな電諒容漬を持たせ
なければならな込欠点があった。
グするためにはドライブ回路に大きな電諒容漬を持たせ
なければならな込欠点があった。
（発明の目的）
本発明は、以上の考察にもとづいてなしたもので、その
目的はＰＥＴをスイッチング素子として用する場合、低
損失で高速なＦＥＴの駆動回路を提供することにある。
目的はＰＥＴをスイッチング素子として用する場合、低
損失で高速なＦＥＴの駆動回路を提供することにある。
（発明の構成）
前記目的を達成するために本発明によるＦＥＴの駆動回
路はトランスの１次巻線とスイッチ素子と駆＠戒圧源を
直列に接続して前記スイッチ素子を開閉することにより
前記トランスの２次巻線に発生するパルス電圧でＦＥＴ
を、駆動する回路において、前記２次巻線の一端とＦＥ
Ｔのソースの間に挿入され、前記ＦＥＴを導通状態にす
る前記２次巻線の両端に誘起される極性の電圧を通過さ
せる第１のダイオードと、エミッタとコンフタがそ五ぞ
れ前記ＦＥＴのゲートとソースに接続されたバイポーラ
トランジスタと、前記バイポーラトランジスタのベース
とエミッタ間に挿入された第１の抵抗器と、前記ＦＥＴ
のゲートに接続された前記２次巻線の他端にその一端が
接に光さね、た第４の巻線と、前記第４の巻線の他端と
前記バイポーラトランジスタのベースとの間に挿入され
た第２の抵抗器と、；前記１次巻線と前記運動電圧源と
の接続点にその７塙が接続され、他端が第２のダイオー
ドを介して前記駆動電圧源と前記スイッチ素子との接続
点に接続された第３の巻線とを具備し、前記スイッチ素
子の遮断時に前バピ１次巻線に蓄積された励Ｌｆ！を社
疏を前記第３の巻線から前記＠動市圧Ｊ、（に放出する
ように、またその時に前記第４の巻線に誘起する′直圧
によって前記バイポーラトランジスタが導通するように
前記第２のダイオード、前記゛μ動屯圧源および前記各
巻線の極ヰを・颯定して構成しである。
路はトランスの１次巻線とスイッチ素子と駆＠戒圧源を
直列に接続して前記スイッチ素子を開閉することにより
前記トランスの２次巻線に発生するパルス電圧でＦＥＴ
を、駆動する回路において、前記２次巻線の一端とＦＥ
Ｔのソースの間に挿入され、前記ＦＥＴを導通状態にす
る前記２次巻線の両端に誘起される極性の電圧を通過さ
せる第１のダイオードと、エミッタとコンフタがそ五ぞ
れ前記ＦＥＴのゲートとソースに接続されたバイポーラ
トランジスタと、前記バイポーラトランジスタのベース
とエミッタ間に挿入された第１の抵抗器と、前記ＦＥＴ
のゲートに接続された前記２次巻線の他端にその一端が
接に光さね、た第４の巻線と、前記第４の巻線の他端と
前記バイポーラトランジスタのベースとの間に挿入され
た第２の抵抗器と、；前記１次巻線と前記運動電圧源と
の接続点にその７塙が接続され、他端が第２のダイオー
ドを介して前記駆動電圧源と前記スイッチ素子との接続
点に接続された第３の巻線とを具備し、前記スイッチ素
子の遮断時に前バピ１次巻線に蓄積された励Ｌｆ！を社
疏を前記第３の巻線から前記＠動市圧Ｊ、（に放出する
ように、またその時に前記第４の巻線に誘起する′直圧
によって前記バイポーラトランジスタが導通するように
前記第２のダイオード、前記゛μ動屯圧源および前記各
巻線の極ヰを・颯定して構成しである。
前記構成によれば本発明の目的は完全に達成される。
（実 施 例）
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるＰＥＴの駆動回路の実施例を示す
回路図である。
回路図である。
ＦＥＴ ＴＲ，ｌにスイッチングされるな７備が矢印
Ａの向キにインプットからアウトプットに流れるものと
してその動作を説明する。バイポーラトランジスタ（ス
イッチ素子）ＴＲ３がオンになると１次巻線ＬＩＫ社流
が流れ、２次巻線Ｌ２に電圧が現われる。この電圧はそ
のま！ＦＥＴ ＴＲ１のゲート・ソース間に１１１ｇ
バイアスとして印加され、トランジスタＴＲ１はオン状
態になる。このとき、第４の巻４Ｌ４にも電圧が発生し
、第２の抵抗器Ｒ２を介してバイポーラトランジスタＴ
Ｒ・２のベースにはそのエミッタより高い電位が加わる
のでバイポーラトランジスタＴＲ２はオフを維持して込
る。したがって２次巻線２からの電流はＦ’ＥＴ Ｔ
Ｒ，１のゲート・ソース間の容量を充電するために流れ
、バイポーラトランジスタＴ Ｒ，２に流れることはな
い。
Ａの向キにインプットからアウトプットに流れるものと
してその動作を説明する。バイポーラトランジスタ（ス
イッチ素子）ＴＲ３がオンになると１次巻線ＬＩＫ社流
が流れ、２次巻線Ｌ２に電圧が現われる。この電圧はそ
のま！ＦＥＴ ＴＲ１のゲート・ソース間に１１１ｇ
バイアスとして印加され、トランジスタＴＲ１はオン状
態になる。このとき、第４の巻４Ｌ４にも電圧が発生し
、第２の抵抗器Ｒ２を介してバイポーラトランジスタＴ
Ｒ・２のベースにはそのエミッタより高い電位が加わる
のでバイポーラトランジスタＴＲ２はオフを維持して込
る。したがって２次巻線２からの電流はＦ’ＥＴ Ｔ
Ｒ，１のゲート・ソース間の容量を充電するために流れ
、バイポーラトランジスタＴ Ｒ，２に流れることはな
い。
次にバイポーラトランジスタＴＲ３がオンからオフに変
わると第４の＠線Ｌ４にはフライバック電圧が発生して
バイポーラトランジスタＴＲ２０ベースは第２の抵抗器
Ｒ２を介してそのエミッタより低層電位になる。したが
ってＦＥＴＴＲＩがオフになるときバイポーラトランジ
スタＴ Ｒ，２はオン状態になるのでＦＥＴ ＴＲｘ
のゲート・ソース間の蓄積電荷はいち早く放電し、ＰＥ
Ｔ ＴＲＩは急速にオフへ移行する。
わると第４の＠線Ｌ４にはフライバック電圧が発生して
バイポーラトランジスタＴＲ２０ベースは第２の抵抗器
Ｒ２を介してそのエミッタより低層電位になる。したが
ってＦＥＴＴＲＩがオフになるときバイポーラトランジ
スタＴ Ｒ，２はオン状態になるのでＦＥＴ ＴＲｘ
のゲート・ソース間の蓄積電荷はいち早く放電し、ＰＥ
Ｔ ＴＲＩは急速にオフへ移行する。
上記回路における各素子の動きは次の通りである。第１
の抵抗器Ｒ，１はＦＥＴ ＴＲ１がオフからオンに移
行するときにバイポーラトランジスタ［１（ｚを急速に
オフに移行させるための抵抗で、バイポーラトランジス
タＴＲｚのペース領域の蓄情′電荷を逃がす働きをする
。第２の抵抗器Ｒ２はバイポーラトランジスタＴＲｚの
ベース電流制限用の抵抗である。第１のダイオードＤｌ
は２次巻線Ｌ２にフライバック電圧が発生したとき、バ
イポーラトランジスタＴＲ２のエミッタ・コレクタ間に
逆？Ｅ圧がかからないように遮断するダイオードである
。第３の巻線Ｌ３はフライバック電圧クランプ用巻線で
、その両端はグランドと＋Ｖにそれぞれ接続されている
ので、フライバック′１圧は＋Ｖでクランプされる。こ
れによってトランスＴ１の２次側の巻線には第３の巻線
Ｌ３との巻線比に応じたフライバック電圧が発生する。
の抵抗器Ｒ，１はＦＥＴ ＴＲ１がオフからオンに移
行するときにバイポーラトランジスタ［１（ｚを急速に
オフに移行させるための抵抗で、バイポーラトランジス
タＴＲｚのペース領域の蓄情′電荷を逃がす働きをする
。第２の抵抗器Ｒ２はバイポーラトランジスタＴＲｚの
ベース電流制限用の抵抗である。第１のダイオードＤｌ
は２次巻線Ｌ２にフライバック電圧が発生したとき、バ
イポーラトランジスタＴＲ２のエミッタ・コレクタ間に
逆？Ｅ圧がかからないように遮断するダイオードである
。第３の巻線Ｌ３はフライバック電圧クランプ用巻線で
、その両端はグランドと＋Ｖにそれぞれ接続されている
ので、フライバック′１圧は＋Ｖでクランプされる。こ
れによってトランスＴ１の２次側の巻線には第３の巻線
Ｌ３との巻線比に応じたフライバック電圧が発生する。
第２のダイオードＤ２はトランスＴ１にＦＥＴ ＴＦ
Ｌｌをオンするように電圧が現われたとき第３の巻線に
電流が流れるのを防止するダイオードである。
Ｌｌをオンするように電圧が現われたとき第３の巻線に
電流が流れるのを防止するダイオードである。
（発明の効果）
以上詳しく説明したように本発明にょるＦＦＪＴの駆動
回路は低損失で、高速ＫＦＥＴをスイッチングすること
ができる。
回路は低損失で、高速ＫＦＥＴをスイッチングすること
ができる。
第１図は、本発明によるＦＢＴの駆動回路の一実施例を
示す回路図である。 ＴＲ１・・・ＦＥＴ ＴＲ２・・・バイポーラトランジスタ ＴＲａ・・・スイッチ素子 Ｄ１川第１のダイオード Ｒ２・・・講２のダイオード Ｒ１・・・第１の抵抗器 几２・・・第２の抵抗器 Ｔ１・・・トランス Ｌｌ・・・１次巻線Ｌ２・・
・２次巻線 Ｒ３・・・第３の巻線Ｌ４・・・第４
の巻線 ＋Ｖ・・・、駆動電圧源特許出願人 日本
型気味式会社 代理人 弁理士 井 ノ ロ 壽 第１図
示す回路図である。 ＴＲ１・・・ＦＥＴ ＴＲ２・・・バイポーラトランジスタ ＴＲａ・・・スイッチ素子 Ｄ１川第１のダイオード Ｒ２・・・講２のダイオード Ｒ１・・・第１の抵抗器 几２・・・第２の抵抗器 Ｔ１・・・トランス Ｌｌ・・・１次巻線Ｌ２・・
・２次巻線 Ｒ３・・・第３の巻線Ｌ４・・・第４
の巻線 ＋Ｖ・・・、駆動電圧源特許出願人 日本
型気味式会社 代理人 弁理士 井 ノ ロ 壽 第１図
Claims (1)
- トランスの１次巻線とスイッチ素子と駆動電圧源を直列
に接続して前記スイッチ素子を開閉することにより前記
トランスの２次巻線に発生するパルス電圧でＦＥＴを駆
動する回路において、前記２次巻線の一端とＦＥＴのソ
ースの間に挿入され、前記ＦＥＴを導通状態にする前記
２次巻線の両端に誘起される極性の電圧を通過させる第
１のダイオードと、エミッタとコレクタがそれぞれ前記
ＦＥＴのゲートとソースに接続されたバイポーラトラン
ジスタと、前記バイポーラトランジスタのベースとエミ
ッタ間に挿入された第１の抵抗器と、前記ＦＥＴのゲー
トに接続された前記２次巻線の他端にその一端が接続さ
れた第４の巻線と、前記第４の巻線の他端と前記バイポ
ーラトランジスタのベースとの間に挿入された第２の抵
抗器と、前記１次巻線と前記駆動電圧源との接続点にそ
の一端が接続され、他端が第２のダイオードを介して前
記駆動電圧源と前記スイッチ素子との接続点に接続され
た第３の巻線とを具備し、前記スイッチ素子の遮断時に
前記１次巻線に蓄積された励磁電流を前記第３の巻線か
ら前記駆動電圧源に放出するように、またその時に前記
第４の巻線に誘起する電圧によつて前記バイポーラトラ
ンジスタが導通するように前記第２のダイオード、前記
駆動電圧源および前記各巻線の極性を選定したことを特
徴とするＦＥＴの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222666A JPS61100020A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222666A JPS61100020A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100020A true JPS61100020A (ja) | 1986-05-19 |
Family
ID=16786022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222666A Pending JPS61100020A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899065A (en) * | 1987-04-30 | 1990-02-06 | Fanuc Ltd | Pre-drive circuit |
| US5404059A (en) * | 1992-03-19 | 1995-04-04 | Abb Patent Gmbh | Circuit for driving a voltage-controlled semiconductor switch |
| US5504449A (en) * | 1992-04-09 | 1996-04-02 | Harris Corporation | Power driver circuit |
-
1984
- 1984-10-23 JP JP59222666A patent/JPS61100020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899065A (en) * | 1987-04-30 | 1990-02-06 | Fanuc Ltd | Pre-drive circuit |
| US5404059A (en) * | 1992-03-19 | 1995-04-04 | Abb Patent Gmbh | Circuit for driving a voltage-controlled semiconductor switch |
| US5504449A (en) * | 1992-04-09 | 1996-04-02 | Harris Corporation | Power driver circuit |
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