JPS5972810A - トランジスタ駆動回路 - Google Patents
トランジスタ駆動回路Info
- Publication number
- JPS5972810A JPS5972810A JP57182089A JP18208982A JPS5972810A JP S5972810 A JPS5972810 A JP S5972810A JP 57182089 A JP57182089 A JP 57182089A JP 18208982 A JP18208982 A JP 18208982A JP S5972810 A JPS5972810 A JP S5972810A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ駆動回路に係り、特にモータ駆動
用ＰＷＭ（パルス・ウィドス・モジュレーション）イン
バータに含まれる大電力スイッチングトランジスタと、
これを駆動する前置増幅器を備えたトランジスタ駆動回
路に関する。
用ＰＷＭ（パルス・ウィドス・モジュレーション）イン
バータに含まれる大電力スイッチングトランジスタと、
これを駆動する前置増幅器を備えたトランジスタ駆動回
路に関する。
従来のトランジスタ駆動回路においては、大電力スイッ
チングトランジスタを駆動するための前置増幅器の出力
トランジスタをバイポーラトランジスタで構成していた
。このため、後述の如く、前置増幅器における消費電力
が大きいので、大容量の電流を必要とするという問題が
あった。
チングトランジスタを駆動するための前置増幅器の出力
トランジスタをバイポーラトランジスタで構成していた
。このため、後述の如く、前置増幅器における消費電力
が大きいので、大容量の電流を必要とするという問題が
あった。
本発明の目的は、前置増幅器の出力トランジスタを電力
用電界効果トランジスタで構成するという構想に基づき
、トランジスタ駆動回路において、消費電力を低減し、
従来と比較して小容量の電源の使用を可能にすることに
ある。
用電界効果トランジスタで構成するという構想に基づき
、トランジスタ駆動回路において、消費電力を低減し、
従来と比較して小容量の電源の使用を可能にすることに
ある。
以下、本発明の実施例を図面によって従来例と対比しな
がら説明する。
がら説明する。
第１図は従来のトランジスタ駆動回路を示す回路図であ
る。同図の回路はモータ駆動用ＰＷＭインバータを駆動
するためのものである。同図において、１は電源、２は
制御部、３は制御部２によって制御されるフォトカブラ
、４は前置増幅回路、５は電力増幅回路である。電力増
幅回路５はＰＷＭインバータ（図示せず）を構成する１
つの出力回路であり、モータの駆動に用いられる。電力
増幅回路５はダーリントン接続された２つの大電力用ト
ランジスタＴ ＋ 、Ｔｔからなっている。電力増幅回
路としては、ダーリントン接続されたトランジスタに替
えて、単一の大電力用トランジスタを用いてもよい。ト
ランジスタＴ、のペース、コレクタは電力増幅回路５の
入力端子Ｂ、Ｃにそれぞれ接続されておシ、トランジス
タＴ１のエミッタは電力増幅回路５の入力端子Ｅに接続
されている。
る。同図の回路はモータ駆動用ＰＷＭインバータを駆動
するためのものである。同図において、１は電源、２は
制御部、３は制御部２によって制御されるフォトカブラ
、４は前置増幅回路、５は電力増幅回路である。電力増
幅回路５はＰＷＭインバータ（図示せず）を構成する１
つの出力回路であり、モータの駆動に用いられる。電力
増幅回路５はダーリントン接続された２つの大電力用ト
ランジスタＴ ＋ 、Ｔｔからなっている。電力増幅回
路としては、ダーリントン接続されたトランジスタに替
えて、単一の大電力用トランジスタを用いてもよい。ト
ランジスタＴ、のペース、コレクタは電力増幅回路５の
入力端子Ｂ、Ｃにそれぞれ接続されておシ、トランジス
タＴ１のエミッタは電力増幅回路５の入力端子Ｅに接続
されている。
入力端子Ｃには約３００ｖの高電圧電源が接続されてい
る。前置増幅回路４の出力トランジスタＴ３は大電力用
ＮＰＮ）ランジスタであって、電力増幅回路５の入力ト
ランジスタＴ、にダーリントン接続されている。
る。前置増幅回路４の出力トランジスタＴ３は大電力用
ＮＰＮ）ランジスタであって、電力増幅回路５の入力ト
ランジスタＴ、にダーリントン接続されている。
制御部２の制御によシフオドカプラ３が活性化されると
、トランジスタＴ４がオフとなり、従ってトランジスタ
Ｔ、がオン、トランジスタＴ６がオフとなシ、出力トラ
ンジスタＴ３がオン、トランジスタ’Ｉ’ｓ 、 Ｔｔ
がオンと彦って出力端０口Ｔに電流が供給され、モータ
は駆動される。フォトカプラ３が非活性状態のときは、
上記と逆に出力端ＯＵＴに電流が供給されずモータが駆
動されない。
、トランジスタＴ４がオフとなり、従ってトランジスタ
Ｔ、がオン、トランジスタＴ６がオフとなシ、出力トラ
ンジスタＴ３がオン、トランジスタ’Ｉ’ｓ 、 Ｔｔ
がオンと彦って出力端０口Ｔに電流が供給され、モータ
は駆動される。フォトカプラ３が非活性状態のときは、
上記と逆に出力端ＯＵＴに電流が供給されずモータが駆
動されない。
出力端ＯＵＴからモータに供給される電流は１００Ａ程
度である。電力増幅回路５の電流利得を１００とすると
、出力端ＯＵＴに１００Ａの電流利得を得るためには、
入力端ＢにＬＡの電流が供給されなくてはなら力い。出
力トランジスタＴ。
度である。電力増幅回路５の電流利得を１００とすると
、出力端ＯＵＴに１００Ａの電流利得を得るためには、
入力端ＢにＬＡの電流が供給されなくてはなら力い。出
力トランジスタＴ。
のエミッタにＩＡの電流を得るためには、そのペースに
数十ミリアンペアないし１００ｍＡ程度の電流を供給し
々ければならない。このために、トランジスタＴ、のコ
レクタと電源１の間に接続されている抵抗Ｒに数十ミリ
アンペアないし１００ｍＡの電流が流れる。抵抗Ｒを流
れる電流を１００ｍＡとし、電源ｌが供給する直流電圧
を２０Ｖとすると抵抗Ｒの値は２００Ωとなる。従って
この抵抗Ｒで消費される電力Ｐは（０，１）”Ｘ２００
＝２Ｗであシ、かなシ大きな電力が抵抗Ｒで消費されて
いた。また、電源１の容量も、供給電流が１００ ｍＡ
で供給電圧が２０Ｖなので、２Ｗと大容量のものが必要
であった。
数十ミリアンペアないし１００ｍＡ程度の電流を供給し
々ければならない。このために、トランジスタＴ、のコ
レクタと電源１の間に接続されている抵抗Ｒに数十ミリ
アンペアないし１００ｍＡの電流が流れる。抵抗Ｒを流
れる電流を１００ｍＡとし、電源ｌが供給する直流電圧
を２０Ｖとすると抵抗Ｒの値は２００Ωとなる。従って
この抵抗Ｒで消費される電力Ｐは（０，１）”Ｘ２００
＝２Ｗであシ、かなシ大きな電力が抵抗Ｒで消費されて
いた。また、電源１の容量も、供給電流が１００ ｍＡ
で供給電圧が２０Ｖなので、２Ｗと大容量のものが必要
であった。
本発明は、抵抗Ｒにおける消費電力および電源１の容量
の低減化を意図するものである。最近の技術進歩に伴な
い、高耐圧の電界効果トランジスタ（ＦＥＴ）が開発さ
れて来た。この高耐圧ＦＥＴを前置増幅回路の出力トラ
ンジスタに用いることによシ、従来形における上述の問
題は解決される。
の低減化を意図するものである。最近の技術進歩に伴な
い、高耐圧の電界効果トランジスタ（ＦＥＴ）が開発さ
れて来た。この高耐圧ＦＥＴを前置増幅回路の出力トラ
ンジスタに用いることによシ、従来形における上述の問
題は解決される。
第２図は本発明の一実施例によるトランジスタ駆動回路
を示す回路図である。同図において、第１図の従来形と
の主な相異は、第１図の前置増幅回路４の出力トランジ
スタＴ、に替えて、高耐圧ＮチャネルＭＯ８，？″ＥＴ
Ｑを用いることである。
を示す回路図である。同図において、第１図の従来形と
の主な相異は、第１図の前置増幅回路４の出力トランジ
スタＴ、に替えて、高耐圧ＮチャネルＭＯ８，？″ＥＴ
Ｑを用いることである。
ＦＥＴは、その特性として電圧で駆動されるもので１）
、パイ４−ラトランジスタのペース電流に比べて数分の
１のダート電流で済む。従って、ＦＥＴＱをオンにさせ
るには、必要なダート電圧があればよく、ゲート電流は
１０ｍＡないし２０ｍＡで済む。ダート電流をｌｏｍＡ
とすると、トランジスタＴ、のコレクタに接続されてい
る抵抗Ｒ８の値は２にΩとなシ、抵抗Ｒｏにおける消費
電力Ｐａは（０，０１）”Ｘ２０００＝０．２Ｗとなる
。また電源１ａの容量は２０ＶＸ０．０１ｍＡ＝０．２
Ｗ となる。このように、第２図の実施例によれば、
トランジスタＴ、のコレクタに接続された抵抗における
消費電力および電源の容量がいずれも従来例よシ小さく
なる。
、パイ４−ラトランジスタのペース電流に比べて数分の
１のダート電流で済む。従って、ＦＥＴＱをオンにさせ
るには、必要なダート電圧があればよく、ゲート電流は
１０ｍＡないし２０ｍＡで済む。ダート電流をｌｏｍＡ
とすると、トランジスタＴ、のコレクタに接続されてい
る抵抗Ｒ８の値は２にΩとなシ、抵抗Ｒｏにおける消費
電力Ｐａは（０，０１）”Ｘ２０００＝０．２Ｗとなる
。また電源１ａの容量は２０ＶＸ０．０１ｍＡ＝０．２
Ｗ となる。このように、第２図の実施例によれば、
トランジスタＴ、のコレクタに接続された抵抗における
消費電力および電源の容量がいずれも従来例よシ小さく
なる。
なお、第２図において、ＦＥＴＱのダート・ソース間に
接続されているコンデンサＣ３ｉＦＥＴ Ｑとバイポー
ラトランジスタとのスイッチング速度の違いを調節する
ために設けられたキャパシタンスと、ＦＥＴ Ｑの内部
キャパシタンスとを表わしている。ＦＥＴ Ｑのダート
電圧が立上ると、上記コンデンサＣ０に電荷が蓄積され
るが、電源１ａが供給する直流電圧Ｖｓが変動すると、
コンデンサＣ０への電荷蓄積時間もこれに応じて変動し
、ＦＥＴ Ｑのスイッチングのタイミングが変動する。
接続されているコンデンサＣ３ｉＦＥＴ Ｑとバイポー
ラトランジスタとのスイッチング速度の違いを調節する
ために設けられたキャパシタンスと、ＦＥＴ Ｑの内部
キャパシタンスとを表わしている。ＦＥＴ Ｑのダート
電圧が立上ると、上記コンデンサＣ０に電荷が蓄積され
るが、電源１ａが供給する直流電圧Ｖｓが変動すると、
コンデンサＣ０への電荷蓄積時間もこれに応じて変動し
、ＦＥＴ Ｑのスイッチングのタイミングが変動する。
すなわち、第３図に示す如く、直流電圧Ｖｓが大きい時
の、ｆ−）電圧ｖＧがしきい値電圧■■に達する時刻ｔ
１は、Ｖｓが小さい時の、ｒ−）電圧ｖＧがしきい値電
圧ＶＴＲに達する時刻ｔ２より速いという不都合が生じ
る。
の、ｆ−）電圧ｖＧがしきい値電圧■■に達する時刻ｔ
１は、Ｖｓが小さい時の、ｒ−）電圧ｖＧがしきい値電
圧ＶＴＲに達する時刻ｔ２より速いという不都合が生じ
る。
第４図は上記の不都合を解決するための、本発明の第２
の実施例を示す回路図である。同図において、第２図に
示した第１の実施例との主なる相異は、抵抗Ｒ６と電源
１ａの間に、定電流源Ｉｃを挿入したことである。これ
によシ、たとえ直流電圧Ｖｓが変化しても、コンデンサ
Ｃ０に供給される電流は、トランジスタＴｌｌがオンで
ある限シ一定であシ、従って、ＦＥＴＱのダート電圧は
一定時間でしきい値電圧ＶＴＨｔで立上る。電源１ａが
供給する直流電圧の変動に無関係に一定のスイッチング
速度をもつトランジスタ駆動回路が得られる。
の実施例を示す回路図である。同図において、第２図に
示した第１の実施例との主なる相異は、抵抗Ｒ６と電源
１ａの間に、定電流源Ｉｃを挿入したことである。これ
によシ、たとえ直流電圧Ｖｓが変化しても、コンデンサ
Ｃ０に供給される電流は、トランジスタＴｌｌがオンで
ある限シ一定であシ、従って、ＦＥＴＱのダート電圧は
一定時間でしきい値電圧ＶＴＨｔで立上る。電源１ａが
供給する直流電圧の変動に無関係に一定のスイッチング
速度をもつトランジスタ駆動回路が得られる。
以上の実施例はモータ駆動用ＰＷＭインバータに関する
ものであるが、本発明はこれに限らず、他の任意の大電
力トランジスタ駆動回路に適用可能である。
ものであるが、本発明はこれに限らず、他の任意の大電
力トランジスタ駆動回路に適用可能である。
第１図は従来のトランジスタ駆動回路を示す回路図、第
２図は本発明の一実施例によるトランジスタ駆動回路を
示す回路図、第３図は第２図の回路におけるＦＥＴＱの
ｅ−）電圧特性を示すグラフ、第４図は本発明の第２の
実施例によるトランジスタ駆動回路を示す回路図である
。 １ａ・・電源、２・・・制御部、３・・・フォトカゾラ
、４ ａ ＋ ４ ｂ・・・前置増幅回路、５・・・電
力増幅回路、Ｔ２・・・電力増幅回路の入力トランジス
タ、Ｑ・・・前置増幅回路の出力トランジスタ。 特許出願人 ファナック株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 山 口 昭 之
２図は本発明の一実施例によるトランジスタ駆動回路を
示す回路図、第３図は第２図の回路におけるＦＥＴＱの
ｅ−）電圧特性を示すグラフ、第４図は本発明の第２の
実施例によるトランジスタ駆動回路を示す回路図である
。 １ａ・・電源、２・・・制御部、３・・・フォトカゾラ
、４ ａ ＋ ４ ｂ・・・前置増幅回路、５・・・電
力増幅回路、Ｔ２・・・電力増幅回路の入力トランジス
タ、Ｑ・・・前置増幅回路の出力トランジスタ。 特許出願人 ファナック株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、電力増幅回路と、該電力増幅回路を駆動する前置増
幅回路を備え、該前置増幅回路の出力トランジスタと該
電力増幅回路の入力トランジスタが相続接続されている
トランジスタ駆動回路において、前記前置増幅回路の出
力トランジスタを電力用電界効果トランジスタで構成し
たこと管特徴とするトランジスタ駆動回路。 ２、前記電力用電界効果トランジスタのダート回路に定
電流回路を挿入した特許請求の範囲第１項記載のトラン
ジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182089A JPS5972810A (ja) | 1982-10-19 | 1982-10-19 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57182089A JPS5972810A (ja) | 1982-10-19 | 1982-10-19 | トランジスタ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972810A true JPS5972810A (ja) | 1984-04-24 |
Family
ID=16112164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182089A Pending JPS5972810A (ja) | 1982-10-19 | 1982-10-19 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972810A (ja) |
-
1982
- 1982-10-19 JP JP57182089A patent/JPS5972810A/ja active Pending
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