JPS6092644A - 半導体装置 - Google Patents
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- JPS6092644A JPS6092644A JP58200386A JP20038683A JPS6092644A JP S6092644 A JPS6092644 A JP S6092644A JP 58200386 A JP58200386 A JP 58200386A JP 20038683 A JP20038683 A JP 20038683A JP S6092644 A JPS6092644 A JP S6092644A
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- H01L2924/161—Cap
- H01L2924/1615—Shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係シ、＊にキーｗｙプの部分に外
部リードビンをもうけた構造の半導体装置に関するもの
である。
部リードビンをもうけた構造の半導体装置に関するもの
である。
外部リードピン側に半導体素子を搭載するノくツケージ
は１通常は第１図に示すように、セラミック基板（１−
１）に設けられたキャビティと称する凹部（１−２）の
低面に、半導体素子（１−３）を固着し、その周囲を取
り囲むポンプイングツくラド（１−４）と半導体素子の
電極（図示せず）とを例えばアルミニウム（ＡＩｌ）ｔ
−主成分とするような直径２０〜３０μｍ の金属細線
（１−５）で接続し、更に公知の方法により、半導体素
子（１−３）を外気の水分、汚染等から保護するために
、セラミック基板（１−１）の上にキャップ（１−７）
をガラス等により接着しているのが一搬的である。
は１通常は第１図に示すように、セラミック基板（１−
１）に設けられたキャビティと称する凹部（１−２）の
低面に、半導体素子（１−３）を固着し、その周囲を取
り囲むポンプイングツくラド（１−４）と半導体素子の
電極（図示せず）とを例えばアルミニウム（ＡＩｌ）ｔ
−主成分とするような直径２０〜３０μｍ の金属細線
（１−５）で接続し、更に公知の方法により、半導体素
子（１−３）を外気の水分、汚染等から保護するために
、セラミック基板（１−１）の上にキャップ（１−７）
をガラス等により接着しているのが一搬的である。
しかし、近年のように半導体素子の高集積化にともない
信号ビン電源ビンの増加や半導体素子が大型になりパッ
ケージが非常に大型化する問題や、パッケージ自身のリ
ード抵抗値増大が問題になってきている。
信号ビン電源ビンの増加や半導体素子が大型になりパッ
ケージが非常に大型化する問題や、パッケージ自身のリ
ード抵抗値増大が問題になってきている。
本発明の目的は、ビン数が増加してもパッケージが小型
になル、又パッケージ自身のリード抵抗も小さい半導体
装ｍ全提供するものである。
になル、又パッケージ自身のリード抵抗も小さい半導体
装ｍ全提供するものである。
即ち本発明はキャップの部分に信号ピン、電源ピン等の
外部リードピ／ｌ−もうけたことを％徴とする。
外部リードピ／ｌ−もうけたことを％徴とする。
以下に１本発明の実施例を図面を用いて詳細に説明する
。
。
ＰＩＦ（Ｐｌｕｇ Ｉｎ Ｐａｃｋａｇｅ）形の半導体
装置に不発Ｆ！Ａ’を適用し、特にキャップの部分の外
部リードビンを電源ビンに使用した例を第２図（ａ）。
装置に不発Ｆ！Ａ’を適用し、特にキャップの部分の外
部リードビンを電源ビンに使用した例を第２図（ａ）。
（ｂ）、 （Ｃ１に示した。第２図（ａｌは平面図で、
Ｂ−Ｂ’におりる断面図を第２図（ｂ）に、キャップの
みの平面図を（Ｃ）にボした。尚、半導体素子のポンデ
ィング、マウント工程は省略した。
Ｂ−Ｂ’におりる断面図を第２図（ｂ）に、キャップの
みの平面図を（Ｃ）にボした。尚、半導体素子のポンデ
ィング、マウント工程は省略した。
セラミック基板（２−１７に、公知の方法により下部ポ
ンディングパッド（２−２）上部ポンディングパッド（
２−３）ｔ−形成する。この時に上部ポンディングパッ
ド（２−３）については上部全面に形成する。その後、
公知の方法により外部リードピン（２−４）ｔ−形成す
る。キャップ用内部配線（２−６）の形成は、材質がセ
ラミ、りのキャップ裏面全面に公知の方法により形成し
、その後キャップ用外部リードビン（２−５）ｔ−形成
する。上部ポンディングパッド（２−３）とキヤ、プ用
内部配Ｍ（２−６）の接続としては、接続面（２−７）
全域にＡｕＳｎ等の導電物質をはさみ該Ａｕ−８ｎ等の
融点以上、たとえば４ｏＯ（”０）の温度にて約３０′
間Ｎ２雰囲気にさらすことにより該上部ポンディングパ
ッドと該キャップ用内部配線が接続されるとともに半導
体素子（２−８）ｔ−外気の水分、汚染等から保１！す
ることができる。
ンディングパッド（２−２）上部ポンディングパッド（
２−３）ｔ−形成する。この時に上部ポンディングパッ
ド（２−３）については上部全面に形成する。その後、
公知の方法により外部リードピン（２−４）ｔ−形成す
る。キャップ用内部配線（２−６）の形成は、材質がセ
ラミ、りのキャップ裏面全面に公知の方法により形成し
、その後キャップ用外部リードビン（２−５）ｔ−形成
する。上部ポンディングパッド（２−３）とキヤ、プ用
内部配Ｍ（２−６）の接続としては、接続面（２−７）
全域にＡｕＳｎ等の導電物質をはさみ該Ａｕ−８ｎ等の
融点以上、たとえば４ｏＯ（”０）の温度にて約３０′
間Ｎ２雰囲気にさらすことにより該上部ポンディングパ
ッドと該キャップ用内部配線が接続されるとともに半導
体素子（２−８）ｔ−外気の水分、汚染等から保１！す
ることができる。
本実施例によれば、キャップ用外部リードピンを全て電
源ビンとして使用するためにキャップ用内部配線（２−
６）は、キャップ全面に形成することができるようにな
力非常に配線抵抗の小さい電源ビンが形成できる。
源ビンとして使用するためにキャップ用内部配線（２−
６）は、キャップ全面に形成することができるようにな
力非常に配線抵抗の小さい電源ビンが形成できる。
次に、 ＰＩＦ（Ｐｌｕｇ ｉｎ Ｐａｃｋａｇｅ）
形の半導体装置に本発明を適用し特にキャップの部分の
外部リードビンを電源ピン、佃号ピンに使用した例を第
３図（ａ）、 （ｂ）、 （Ｃ）に示した。第３図（ａ
）は平面図で、Ｄ−Ｄ’における断面図を第２図（ｂ）
に、キヤ、プのみの平面図ｔ−（Ｃ）に示した。
形の半導体装置に本発明を適用し特にキャップの部分の
外部リードビンを電源ピン、佃号ピンに使用した例を第
３図（ａ）、 （ｂ）、 （Ｃ）に示した。第３図（ａ
）は平面図で、Ｄ−Ｄ’における断面図を第２図（ｂ）
に、キヤ、プのみの平面図ｔ−（Ｃ）に示した。
セラミ、り基板（３−１）に、公知の方法にょシ下部ポ
ンディングパ、ド（３−２）、上部ポンディングパッド
（３−３）′ｆｔ４成する。その後。
ンディングパ、ド（３−２）、上部ポンディングパッド
（３−３）′ｆｔ４成する。その後。
公知の方法により外部リードピン（３−４）を形成する
。キャップ用内部配線（３−６）の形成は。
。キャップ用内部配線（３−６）の形成は。
材質がセラミックのキャップ裏面に第３図（Ｃ）のよう
に公知の方法により形成する。その彼、セラミックキャ
ップの周辺にガラス等の絶縁物（３−８）を被着してお
く、上部ポンディングパッド（３−３）とセラミックキ
ャップ用内部配ｍ＜３−ｅ）の接続としては、接続面（
３−７）にＡｕ−８ｎ等の導電物質ケはさみ該４．−ｓ
ｎ等の融点以上、たとえは４００℃の温度にて約３０′
間Ｎ２雰囲気にさらすことにより該上部ポンディングパ
ッドと該キャップ用内部配線が接続されるとともに、該
セラミツクキ１，１周辺のガラス等の絶縁物が、セラミ
ック基板にも接着し、半導体素子（３−９）を外気の水
分、汚染等から保Ｓすることができる。
に公知の方法により形成する。その彼、セラミックキャ
ップの周辺にガラス等の絶縁物（３−８）を被着してお
く、上部ポンディングパッド（３−３）とセラミックキ
ャップ用内部配ｍ＜３−ｅ）の接続としては、接続面（
３−７）にＡｕ−８ｎ等の導電物質ケはさみ該４．−ｓ
ｎ等の融点以上、たとえは４００℃の温度にて約３０′
間Ｎ２雰囲気にさらすことにより該上部ポンディングパ
ッドと該キャップ用内部配線が接続されるとともに、該
セラミツクキ１，１周辺のガラス等の絶縁物が、セラミ
ック基板にも接着し、半導体素子（３−９）を外気の水
分、汚染等から保Ｓすることができる。
不実施例によれは、キャップ用外部す−ドピンｔ−１領
号ピン、を源ビンどして使用するためにビン数が増加し
てもキャップ用外部す−ドピ／を電源ピンだけではなく
イば号ビンとしても使用できるため、半導体装置が小型
になり、又、電源ビンと使用しても、キャップ用リード
配線を太きくできるために抵抗の小さい電源ビンが形成
できる。
号ピン、を源ビンどして使用するためにビン数が増加し
てもキャップ用外部す−ドピ／を電源ピンだけではなく
イば号ビンとしても使用できるため、半導体装置が小型
になり、又、電源ビンと使用しても、キャップ用リード
配線を太きくできるために抵抗の小さい電源ビンが形成
できる。
以上説明したように不発明のキャップ部分に電源ビン、
及び、信号ピンをもうりた半導体装置においては、電源
ピンの抵抗、減少、半導体装置の小型化に対して極めて
有効である。
及び、信号ピンをもうりた半導体装置においては、電源
ピンの抵抗、減少、半導体装置の小型化に対して極めて
有効である。
第１図（ａ）は従来の半導体装置の平面図、第１図（ｂ
）はＡ−Ａ’間において切断した時の断面図である。 なお図において、１−１・・・・・・セラミック基板、
１−２・・・・・キャビティ、１−３・・・・・・半導
体素子。 １−４・・・・・・ケース側ポンディングパッド、１−
５・・・・・・金属細線、１−６・・・・・・外部リー
ドピン、１−７・・・・・・キャップ。 第２図は１本発明の実施例におりて特にキヤ。 グの部分の外部リードピンを［＃ピンに使用したときの
半導体装置を示し、その平面図全第２図（ａ）に、Ｂ−
Ｂ’間における断面図を第２図（ｂ）に、キャップの平
面図ｔ−第２図（Ｃ）にそれぞれ示す。 なお図において、２−１・・・・・・セラミック基板。 ２−２・・・・・・下部ポンディングパッド、２−３・
・・・・・上部ポンディングパッド％ ２−４・・・・
・・外部リードピン、２−５・・・・・・キャップ用外
部リードピン、２−６・・−・・・キャップ用内部配線
、２−７・・・・・・キャップ用内部配線、上部ボンテ
ィングパ、ド、接続面。 ２−８・・・・・・半導体素子。 第３図は１本発明の実施例において特にキヤ。 プの部分のリードビン全信号ピン、電源ビンとして１更
用したときの半導体装置を示すもので、その平面図を第
３図（ａｌに、１）−Ｄ’間における断面図を第３図（
ｂ）Ｋ ＆ キャップの平面図を第３図（Ｃ）に示す・ なお図において、３−１・・・・・・セラミック基板、
３−２・・・・・・下部ボンティングパッド、３−３・
・・・・・上部ポンディングパッド、３−４・・・・・
・外部リードビン、３−５・・・・・・キャップ用外部
リードピン、３−６・・・・・・キャップ内部配線、３
−７・・・・・・キャップ用内部配ａ、上部ポンディン
グパッド・接続面、３−８・・・・・・ガラス等の絶縁
物、３−９・・・・・・半導体素子・ 第１図 （α） 第２ 図 （α） （ｂ （ｂ） 禾３ 図 （ａ、） ｃｂ＞ （Ｃ）
）はＡ−Ａ’間において切断した時の断面図である。 なお図において、１−１・・・・・・セラミック基板、
１−２・・・・・キャビティ、１−３・・・・・・半導
体素子。 １−４・・・・・・ケース側ポンディングパッド、１−
５・・・・・・金属細線、１−６・・・・・・外部リー
ドピン、１−７・・・・・・キャップ。 第２図は１本発明の実施例におりて特にキヤ。 グの部分の外部リードピンを［＃ピンに使用したときの
半導体装置を示し、その平面図全第２図（ａ）に、Ｂ−
Ｂ’間における断面図を第２図（ｂ）に、キャップの平
面図ｔ−第２図（Ｃ）にそれぞれ示す。 なお図において、２−１・・・・・・セラミック基板。 ２−２・・・・・・下部ポンディングパッド、２−３・
・・・・・上部ポンディングパッド％ ２−４・・・・
・・外部リードピン、２−５・・・・・・キャップ用外
部リードピン、２−６・・−・・・キャップ用内部配線
、２−７・・・・・・キャップ用内部配線、上部ボンテ
ィングパ、ド、接続面。 ２−８・・・・・・半導体素子。 第３図は１本発明の実施例において特にキヤ。 プの部分のリードビン全信号ピン、電源ビンとして１更
用したときの半導体装置を示すもので、その平面図を第
３図（ａｌに、１）−Ｄ’間における断面図を第３図（
ｂ）Ｋ ＆ キャップの平面図を第３図（Ｃ）に示す・ なお図において、３−１・・・・・・セラミック基板、
３−２・・・・・・下部ボンティングパッド、３−３・
・・・・・上部ポンディングパッド、３−４・・・・・
・外部リードビン、３−５・・・・・・キャップ用外部
リードピン、３−６・・・・・・キャップ内部配線、３
−７・・・・・・キャップ用内部配ａ、上部ポンディン
グパッド・接続面、３−８・・・・・・ガラス等の絶縁
物、３−９・・・・・・半導体素子・ 第１図 （α） 第２ 図 （α） （ｂ （ｂ） 禾３ 図 （ａ、） ｃｂ＞ （Ｃ）
Claims (1)
- キャップの部分に外部リードビンをもうけたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200386A JPS6092644A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200386A JPS6092644A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092644A true JPS6092644A (ja) | 1985-05-24 |
Family
ID=16423454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200386A Pending JPS6092644A (ja) | 1983-10-26 | 1983-10-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092644A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| KR100772330B1 (ko) * | 2006-07-27 | 2007-10-31 | 한일이화주식회사 | 차량용 카고스크린 조립체 |
-
1983
- 1983-10-26 JP JP58200386A patent/JPS6092644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097318A (en) * | 1988-04-04 | 1992-03-17 | Hitachi, Ltd. | Semiconductor package and computer using it |
| KR100772330B1 (ko) * | 2006-07-27 | 2007-10-31 | 한일이화주식회사 | 차량용 카고스크린 조립체 |
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