JPS6089896A - Memory device - Google Patents
Memory deviceInfo
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- JPS6089896A JPS6089896A JP59164641A JP16464184A JPS6089896A JP S6089896 A JPS6089896 A JP S6089896A JP 59164641 A JP59164641 A JP 59164641A JP 16464184 A JP16464184 A JP 16464184A JP S6089896 A JPS6089896 A JP S6089896A
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は集積回路におけるリード・オンリー・メモリ
(ROM)に関し、ROMのメモリー・コード名読み出
し回路に関する。DETAILED DESCRIPTION OF THE INVENTION This invention relates to read only memory (ROM) in integrated circuits, and to a ROM memory code name reading circuit.
製造工程のパターンによって、そのメモリー内容が同定
される方式のROMいわゆるマスク畳込形のROMはメ
モリ・コードを集積回路の製造段階で永久的にプ四グラ
ムするが、この棟のROMは同一のチップにおいてメモ
リ・コードのみが異なり7’c製品を数多く生む。これ
らの製品はメモリ・コードが異なる他は全く共通であシ
、それらが同時期に量産される場合、L8I製造メーカ
ーではロットの混入を多々生ずる。In so-called mask convolution type ROM, which is a type of ROM whose memory contents are identified by a pattern in the manufacturing process, the memory code is permanently programmed during the manufacturing stage of the integrated circuit. Many 7'c products are produced, differing only in the memory code of the chip. These products are completely common except for their memory codes, and if they are mass-produced at the same time, L8I manufacturers often mix up lots.
ウェハ一段階でのロット混入に対しては、メモリー・コ
ード変更時のパターンがフェノ・−上に残留するものは
目視できるし、パターンが残留しないもの(例えばイオ
ン注入等)についてはウェハーの段階なら簡単な探針チ
ェックでコード確認できる。Regarding lot contamination at the wafer stage, if the pattern remains on the phenol when the memory code is changed, it can be seen visually, and if the pattern does not remain (for example, due to ion implantation), it can be checked at the wafer stage. You can check the code with a simple probe check.
しかし、チップをケースに封入した後のロット混入に対
してはコード名の確認方法がなく、従来この槙の混入事
故に対しては適当と思われるテスト・パターンでテスト
して与るのが現状である。テストの結果が不良の場合は
コード間違い′によるものか、単なる機能不良によるも
のか不良モードをその都度判断し−てロット分離せねば
ならず多大な時間を費す。However, there is no way to confirm the code name in case of lot contamination after the chip is sealed in the case, and the current situation is to test with a test pattern that is deemed appropriate to prevent this kind of contamination accident. It is. If the test result is defective, the failure mode must be judged each time, whether it is due to a code error or a simple malfunction, and the lots must be separated, which takes a lot of time.
この発明の目的は、チップ封入後においてもROMのコ
ード名の読み出しの必要が生じた場合は、簡単にコード
名が確認できるROMコード名読み出し回路を提供する
ことにある。An object of the present invention is to provide a ROM code name reading circuit that allows the code name to be easily checked even after the chip is sealed, if it becomes necessary to read the code name of the ROM.
この発明のROMコード名読み出し回路の1例を第1図
に示す。第1図は000〜999迄の1000棹のRO
Mコード名?、10進法で懺現する例で、コード名手段
lOの各桁は4列からなシ、各列の有する2進情報を周
知の2進化16進法を用いて耽与菱えれば10進法のコ
ード名となる。例えは各桁は第2図に示す如くに数字の
8.4,2.1を意味する4列からなる。列出力が“1
″レベルの各列の数字が加算されてθ〜15迄の16進
数字を表示可能だがコード名としては0〜9迄の10進
数字が適用されれば事足シる。各列の出力は選択手段を
経て順次に出力される。選択手段20中のトランジスタ
MLoadは負荷抵抗用のMl8 PI!iTでおり、
その他は12列中1列を選ぶ為のデコード用MI8 F
ETである。入力11〜I、によって順次に各列を選択
し、2進情報をMTを介して出力ゲートへと転送する。An example of a ROM code name reading circuit according to the present invention is shown in FIG. Figure 1 shows RO of 1000 bars from 000 to 999.
M code name? , is an example expressed in decimal notation. Each digit of the code name means IO consists of four columns. If the binary information in each column is expressed using the well-known binary coded hexadecimal system, it is expressed in decimal notation. It becomes the code name of the law. For example, each digit consists of four columns representing the numbers 8.4, 2.1, as shown in FIG. Column output is “1”
``It is possible to display hexadecimal numbers from θ to 15 by adding the numbers in each column of the level, but it is sufficient if decimal numbers from 0 to 9 are applied as code names.The output of each column is The transistors MLoad in the selection means 20 are Ml8 PI!iT for load resistance, and are sequentially outputted through the selection means.
Others are MI8 F for decoding to select 1 column out of 12 columns.
It is ET. Inputs 11-I select each column in turn and transfer the binary information to the output gate via MT.
、 M Tはコード名を睨み出す必要が生じた時読み出
しモード信号をl”レベルにして導通させる。, MT sets the read mode signal to L'' level and conducts when it becomes necessary to view the code name.
このとき出力ゲートはコード名読み出し優先となり、各
列の2進情報が出力端子に現われるので、それを先に述
べた2進化16進法で銃みかえれはよい。入力端子およ
び選択手段20を制御するゲートは通常の論理演算パス
と完全に共用できる。また出力ゲートおよび出力端子O
UTも同様に兼用できる。読み出しモード信号端子几は
専用のテスト端子を用いてもよいし、端子に余裕がなけ
れは通常の入力端子と兼用してもよい。その際は3値論
理で通常の論理演算と説み出しモードとを区別すれはよ
い。At this time, the output gate gives priority to code name reading, and the binary information of each column appears at the output terminal, so it is easy to change the gun using the binary coded hexadecimal system mentioned above. The input terminal and the gate controlling the selection means 20 can be completely shared with a normal logic operation path. Also, the output gate and output terminal O
UT can also be used in the same way. A dedicated test terminal may be used as the read mode signal terminal, or it may also be used as a normal input terminal if there is not enough terminal space. In that case, it is good to use ternary logic to distinguish between normal logical operations and the elucidation mode.
この様に端子の増加を全く必要とせず大した面積の増加
もなくROMコード名を容易に読み出せる。In this way, the ROM code name can be easily read without requiring any increase in the number of terminals or increasing the area.
第1図のコード名手段はエンノーンスメント型とデプレ
ッション屋のMl8 FETから成る。この方法はRO
Mコード変更がデプレッション屋MI8 PBTで誉き
変えられる場合に適用される手段でソースおよびゲート
が基板電位の″0″レベルの為デプレッ7目ンgMI8
FBTの列の出カバ“0”レベルに、エンハンスメン
ト屋MI8 FETの列の出力は“1″レベルになる。The code name means of FIG. 1 consists of an announcement type and depression type M18 FET. This method is RO
This is a method applied when the M code is changed with the depletion shop MI8 PBT.The source and gate are at the ``0'' level of the substrate potential, so the depletion 7th gMI8
When the output of the FBT column becomes "0" level, the output of the enhancement MI8 FET column becomes "1" level.
第1図ではM、、、 −、、Ml、、−4,M、、−、
、M、、−、。In Figure 1, M,,, -,,Ml,,-4,M,,-,
,M,,-,.
、Ms−a、Ms−s*Ms−tがデプレッシロン型、
その他はエンハンスメント屋である。この場合のコード
名はM2図との対照より398となる。各列のドレイン
に接続された斜線表示のFはウェハー上で探針チェック
においてもコード名が確認できるように配された金属フ
ラッグである。, Ms-a, Ms-s*Ms-t are depressilon types,
Others are enhancement shops. The code name in this case is 398 based on comparison with the M2 diagram. The diagonally shaded F connected to the drain of each column is a metal flag arranged on the wafer so that the code name can be confirmed even when checking the probe.
さらに、コード名手段は亀1図の例にとどまらない。例
えはコード名手段は絽てエンハンスメント屋MI8 F
BTから成シ、各ソースは共通に基板電位に、各ゲート
は共通に他方の11L源電位に接続されており、エンハ
ンスメントmM工5FETの閾値の大、小で“l”、0
”を判定する手段。。Furthermore, the code name means is not limited to the example shown in Figure 1. For example, the code name means is enhancement shop MI8 F.
Made of BT, each source is commonly connected to the substrate potential, and each gate is commonly connected to the other 11L source potential.
” A means of determining.
さらに他の例aMI8 FBTを出御ずに、各列が金属
配線、多結晶シリコン配IIIIまたは拡散層、配線で
構成され、これらの配線が基板電位に接続されているか
否かでul”l″0”を判定する手段等がある。Still another example is a MI8, in which each column is composed of a metal wiring, a polycrystalline silicon wiring III, a diffusion layer, and a wiring, without producing an FBT, and ul"l" depends on whether or not these wirings are connected to the substrate potential. There are means for determining 0''.
また、チャネル極性もPチャネル、Nチャネル、相補型
を問わず総ての製造プロセスのROMコード読み出しに
適用できる。Further, the present invention can be applied to reading ROM codes in all manufacturing processes regardless of channel polarity, whether P channel, N channel, or complementary type.
姑らに本発明ではコード名データをビットシリアルに1
本の出力端子から取り出すようにし、これによってコー
ド名データの出力端子を少なくするようにしている。こ
れは出力端子を通常のデータ出力端子と共用させる場合
、Ml図のように端子のモード設定用回路を必要とする
が、このモード設定回路は1g1N!規模の面からも少
ない方がよいからである。従って、本発明は複数のコー
ド名データをII乃至工4から入力するデータを順次変
化させながら1ビツトづつシリアルに取シ出すようにし
ている。また、とくにその取9出し回路(列選択手段)
20はトランスファーゲート金トーナメント形成で構成
することによりて非常に少ないパ子数でビットシリアル
なデータを取シ出すことができる。In the present invention, the code name data is converted into bit serial data.
The code name data is output from the output terminal of the book, thereby reducing the number of output terminals for code name data. This means that when the output terminal is shared with a normal data output terminal, a terminal mode setting circuit is required as shown in the Ml diagram, but this mode setting circuit is 1g1N! This is because fewer is better in terms of scale. Therefore, in the present invention, a plurality of code name data are serially extracted one bit at a time while sequentially changing the data input from II to Step 4. In addition, especially its output circuit (column selection means)
20 is configured by forming a transfer gate gold tournament, so that bit serial data can be extracted with a very small number of parameters.
第1図はこの発明のROMコード名読み出し回路の1例
を示す図で、10進3桁懺示のROMコード名を入力信
号でIm次選択し、1ケの出力端子へ2進情報として読
み出す例である。第2図は周知の2進化16進法を示す
図でおる。
I、〜工4・・・・・・・・・入力端子、10・・団・
・・・コード名手段、2o・目利・・列選択手段。
第1 目
第 2 図
2違4じ/631広FIG. 1 is a diagram showing an example of a ROM code name reading circuit of the present invention, in which a ROM code name displayed in three decimal digits is selected by an input signal and read out as binary information to one output terminal. This is an example. FIG. 2 is a diagram showing the well-known binary coded hexadecimal system. I, ~ Engineering 4... Input terminal, 10... Group...
...Code name means, 2o, target...column selection means. 1st item 2 Figure 2 difference 4ji / 631 wide
Claims (1)
トからなるメモリコード名を示す情報を格納する領域を
設け、前記メモリコード名を示す情報の各ビットを順次
選択しながら1本の出力端子からチップ外部へ前記情報
を読み出すようにしたこ□とを特徴とするメモリ装置。□ Provide an area in a part of a semiconductor chip having a memory circuit to store information indicating a memory code name consisting of a plurality of billets, and select each bit of the information indicating the memory code name sequentially while reading the chip from one output terminal. A memory device characterized in that the information is read out to the outside.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164641A JPS6089896A (en) | 1984-08-06 | 1984-08-06 | Memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59164641A JPS6089896A (en) | 1984-08-06 | 1984-08-06 | Memory device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1035680A Division JPS56107395A (en) | 1980-01-31 | 1980-01-31 | Memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6089896A true JPS6089896A (en) | 1985-05-20 |
Family
ID=15797045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59164641A Pending JPS6089896A (en) | 1984-08-06 | 1984-08-06 | Memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6089896A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6257246A (en) * | 1985-09-06 | 1987-03-12 | Mitsubishi Electric Corp | Integrated circuit of field effect type semiconductor element |
-
1984
- 1984-08-06 JP JP59164641A patent/JPS6089896A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6257246A (en) * | 1985-09-06 | 1987-03-12 | Mitsubishi Electric Corp | Integrated circuit of field effect type semiconductor element |
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