JPS5819760Y2 - semiconductor storage device - Google Patents
semiconductor storage deviceInfo
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- JPS5819760Y2 JPS5819760Y2 JP17577181U JP17577181U JPS5819760Y2 JP S5819760 Y2 JPS5819760 Y2 JP S5819760Y2 JP 17577181 U JP17577181 U JP 17577181U JP 17577181 U JP17577181 U JP 17577181U JP S5819760 Y2 JPS5819760 Y2 JP S5819760Y2
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Description
【考案の詳細な説明】
本考案は半導体記憶装置に係わり、特に絶縁ゲート型電
界効果トランジスタ(I n5ulated Gate
Field Effect Transistor略し
てIGFETtたはMOSFET)を同一シリコンウェ
ハに集積して記憶回路を形成する場合に適した半導体記
憶装置に関するものである。[Detailed Description of the Invention] The present invention relates to a semiconductor memory device, and particularly relates to an insulated gate field effect transistor (Insulated Gate Field Effect Transistor).
The present invention relates to a semiconductor memory device suitable for forming a memory circuit by integrating field effect transistors (abbreviated as IGFETs or MOSFETs) on the same silicon wafer.
半導体記憶装置には、ダイナミック型回路を使用する場
合と、スタティック型回路を使用する場合とがあり、前
者はダイナミック型メモリ、後者はスタティック型メモ
リと呼ばれ、それぞれ種々の回路方式が用いられている
。There are two types of semiconductor memory devices: dynamic type circuits and static type circuits.The former is called dynamic type memory, and the latter is called static type memory, and various circuit systems are used for each. There is.
第1図は通常用いられるスタティック型メモリのメモリ
アレイ及びセンス回路の構成例を示す。FIG. 1 shows an example of the configuration of a memory array and a sense circuit of a commonly used static type memory.
ここでり。、Lo 。・・・Ln、Lnはそれぞれメモ
リアレイの各行の入出力線、入出力線(入力線と補元関
係) 、l Ot t 1 。Here it is. ,Lo. . . . Ln and Ln are the input/output line of each row of the memory array, the input/output line (input line and complement relationship), and l Ot t 1 , respectively.
・・・tmは行のアドレス線である。...tm is a row address line.
従ってこの例ではm列、n行のマトリクスになっている
から、mXnピントの構成を示している。Therefore, in this example, since the matrix has m columns and n rows, an mXn focusing configuration is shown.
センス回路■□、■2゜・・・Inとしてはそれぞれ第
2図atたはbに示すような相補型クロンクドインバー
タを用い、各メモリセルCとしては第3図に示すような
相補型IG−FET回路を用いている。As the sense circuits ■□, ■2゜...In, a complementary clocked inverter as shown in Fig. 2 at or b is used, and as each memory cell C, a complementary type IG as shown in Fig. 3 is used. -Uses FET circuit.
電圧センス回路はメモリアレイの各行に1個ずつ設けら
れる場合と、全体に対して1個設けられる場合とがある
が、第1図は前者の例で、各列に1個ずつクロンクドイ
ンバータ(センス回路)が設けられている。One voltage sensing circuit may be provided in each row of the memory array, or one voltage sensing circuit may be provided for the entire memory array. FIG. 1 shows an example of the former, with one clocked inverter ( sense circuit) is provided.
クロンクドインバータ入方A。。Alt・・・Anは、
この場合、行選択を行なう信号で、この信号によってク
ロンクドインバータ■o〜I。Cronked inverter entry method A. . Alt...An is
In this case, this signal selects a row, and this signal selects the clocked inverters ①o to ①.
のうちの1個だけがアクティブされ、メモリアレイの列
の読出しデータのみがセンス出力線Soに転送され、出
力回路OLを介して出力信号Dontとして取出される
。Only one of them is activated, and only the read data of the column of the memory array is transferred to the sense output line So and taken out as the output signal Dont via the output circuit OL.
ところで、半導体メモリの場合、データの読出し時間を
アクセスタイムtA工といい、特に近年は高速動作が可
能なメモリを指向する傾向にあり、アクセスタイムtA
Ocをいかに短縮するかがメモリ回路の重要なポイント
の1つになっている。By the way, in the case of semiconductor memory, the time required to read data is called the access time tA.In recent years, there has been a trend towards memory capable of high-speed operation, and the access time tA
One of the important points in memory circuits is how to shorten Oc.
このアクセス時間tAoを短縮するには、データ読出し
時に動作する全回路の遅延時間を短縮するととによって
達成されるが、特にデータ入出力線Lo、L1・・仙に
読出された情報を出来るだけ速く出力回路OLに伝える
ためのセンス回路の特性が重要なポイントとなる。This access time tAo can be shortened by shortening the delay time of all circuits that operate when reading data, but in particular, the information read out to the data input/output lines Lo, L1, etc. is processed as quickly as possible. An important point is the characteristics of the sense circuit for transmitting information to the output circuit OL.
第1図に示した従来方式では、n個のセンス回路の出力
を共通接続することにより、共通センス出力線Soに読
出すわけであるが、センス回路出力には不可避的に寄生
容量が付随するため、従来方式のようにnflfffi
のセンス出力を全て共通出力線SOに接続すると、各セ
ンス回路の出力容量のn倍の寄生容量が共通出力線So
に付随することになり、n個のうち選択された1個のセ
ンス回路が共通出力線Soを駆動する能力は、nの値が
大きくなるに比例して減衰することは明白である。In the conventional method shown in Fig. 1, the outputs of n sense circuits are commonly connected and read out to the common sense output line So, but the sense circuit output inevitably has parasitic capacitance. Therefore, as in the conventional method, nflfffi
When all the sense outputs of
It is clear that the ability of one selected sense circuit out of n to drive the common output line So decreases in proportion to the value of n.
近年、半導体メモリは多ピント化めざしつつあり、nの
値が数10或いはそれ以上になる場合が多く、このよう
な場合にはセンス回路の全てを共通センス出力線S。In recent years, semiconductor memories are aiming for multi-pin points, and the value of n is often several tens or more. In such cases, all sense circuits are connected to a common sense output line S.
に接続する方式は、センス回路の読出し時間t ACC
を大きくしてし筐い、その短縮化に逆行することになり
かねない。The method of connecting to the sense circuit is the reading time t ACC of the sense circuit.
However, if we increase the size of the 2000s, we may end up going against the trend of shortening them.
この時間をなくすためには、各センス回路のドライブ能
力を犬き←設計すればよいが、周知のようにセンス回路
のコンダクタンスgmとそのパターン面積はほぼ比例す
る関係にあるため、必然的に半導体チップ面積を増大さ
せなければならない。In order to eliminate this time, it is possible to design the drive capability of each sense circuit to be as small as possible, but as is well known, the conductance gm of the sense circuit and its pattern area are approximately proportional to each other, so it is necessary to The chip area must be increased.
本考案は上記実情に鑑みてなされたもので、メモリアレ
イの各出力線の電圧を検出するセンス回路を複数組に分
割してこれら各組毎にセンス回路出力を共通接続し、こ
れら各組から選択的に出力を得ることにより)メモリア
レイの列の数が多くなってもデータアクセス時間tAC
Cを増大させず、また半導体チップ面積も増大させるこ
となく多ピント化メモリの設計を可能にした半導体記憶
装置を提供しようとするものである。The present invention was developed in view of the above-mentioned circumstances.The sense circuit that detects the voltage of each output line of the memory array is divided into multiple sets, and the sense circuit output is commonly connected for each set. By selectively obtaining the output), the data access time tAC can be reduced even when the number of columns in the memory array increases.
It is an object of the present invention to provide a semiconductor memory device that allows a multi-pint memory to be designed without increasing C and without increasing the semiconductor chip area.
以下図面を参照して本考案の一実施例を説明する。An embodiment of the present invention will be described below with reference to the drawings.
第4図に示すこの実施例は第1図に示したものと対応さ
せたものであるから、対応する個所には同一符号を用い
、相異点のみにつき説明する。Since this embodiment shown in FIG. 4 corresponds to that shown in FIG. 1, the same reference numerals are used for corresponding parts, and only the differences will be explained.
即ち本実施例の特徴は、列系統を2分割し、n/2列の
センス回路出力を出力線Solで共通接続し、残りのn
72列のセンス回路出力を出力線So2て共通接続し
、この共通出力線S。That is, the feature of this embodiment is that the column system is divided into two, the sense circuit outputs of n/2 columns are commonly connected by the output line Sol, and the remaining n
The sense circuit outputs of the 72 columns are commonly connected to an output line So2, and this common output line S is connected.
1802は、列を2分割するようなバイナリ信号N、H
によってクロツクナイズされるクロンクドインバータ構
成の選択回路C■1.C■20入力部に接続される。1802 is a binary signal N, H that divides the column into two.
Selection circuit C of clocked inverter configuration clocked by C■1. Connected to C■20 input section.
上記バイナリ信号Nはn/2列を選択している間は例え
ばtt Ijjで、選択回路CI□を駆動し、バイナリ
信号Nは残りのn/2列を選択している間は例えば1″
で、選択回路C■2を駆動することにより、選択回路C
■1.C■2の出力相互の影響をなくしている。The binary signal N is, for example, tt Ijj while selecting the n/2 columns, and drives the selection circuit CI□, and the binary signal N is, for example, 1'' while selecting the remaining n/2 columns.
By driving the selection circuit C2, the selection circuit C
■1. C■ This eliminates the influence of the two outputs on each other.
そして共通接続された選択回路C■1.C■2の出力は
出力回路OLに接続される。And commonly connected selection circuit C■1. The output of C2 is connected to the output circuit OL.
上記のような回路構成にすると、各センス回路の出力線
So1.So2には、第1図に示した出力線Soに付随
する寄生容量の半分が付随するのみであり、第4図のよ
うにセンス出力線を2つに分割してもこれによる面積増
はほとんど無視できる程度に押えられ、また付加される
クロンクドインバータC■1.C■2の出力負荷容量は
センス回路の出力容量にくらべて非常に小さくて、クロ
ンクドインバータCI□、C■2も特に大きな側を必要
としない。With the circuit configuration as described above, the output lines So1. Only half of the parasitic capacitance attached to the output line So shown in Figure 1 is attached to So2, and even if the sense output line is divided into two as shown in Figure 4, the area increase due to this is almost negligible. Cronked inverter C that is suppressed to a negligible extent and added 1. The output load capacitance of C2 is very small compared to the output capacitance of the sense circuit, and the clocked inverters CI□ and C2 do not require a particularly large side.
従って第1図の従来回路と同一センス回路で比較した場
合、第4図のものは面積が増加することなしにセンス回
路での読出し時間を約172に短縮できるものである。Therefore, when comparing the conventional circuit of FIG. 1 with the same sense circuit, the one of FIG. 4 can shorten the readout time in the sense circuit to about 172 without increasing the area.
なお上記実施例では、センス回路出力線を2分割した場
合を説明したが、3分割、4分割、・・・とじ、それに
合わせて各組の選択回路を増加させるようにしてもよい
。In the above embodiment, a case has been described in which the sense circuit output line is divided into two, but it may be divided into three, four, etc., and the number of selection circuits in each set may be increased accordingly.
また実施例では異種チャネルIGFETを用いた相補型
半導体メモリにつき説明したが、単チャネル型IGFE
Tを用いた半導体メモリにも適用できる。Furthermore, in the embodiment, a complementary semiconductor memory using different channel IGFETs has been explained, but a single channel type IGFET has been described.
It can also be applied to semiconductor memory using T.
この場合の一例としてPチャネル型IGFETのみによ
る記憶セルの回路図を第5図に、センス回路渣たは選択
回路の基本図を第6図に示す。As an example of this case, FIG. 5 shows a circuit diagram of a memory cell using only a P-channel type IGFET, and FIG. 6 shows a basic diagram of a sense circuit or selection circuit.
また実施例ではスタティック型半導体メモリにつき説明
したが、ダイナミック型メモリにも適用可能である。Furthermore, although the embodiments have been described with respect to static type semiconductor memories, the present invention can also be applied to dynamic type memories.
以上説明した如く本考案によれば、センス出力線を複数
組に分割したので、半導体チップ占有面積を増加させる
ことなしにデータアクセス時間を短縮し得る半導体記憶
装置が提供できるものである0As explained above, according to the present invention, since the sense output lines are divided into a plurality of groups, it is possible to provide a semiconductor memory device that can shorten data access time without increasing the area occupied by the semiconductor chip.
第1図は従来のメモリアレイ及びセンス回路の構成を示
す回路図、第2図a、bは同センス回路の具体例、第3
図は第1図のメモリセルの具体的回路図、第4図は本考
案の一実施例を示す回路図、第5図、第6図は本考案の
他の実施例の要部の変線側を示す回路図である。
L □ 、 L □”Ln 、L n・・・入出力線、
C・・・・・・記憶セル、I□、In・・・・・・セン
ス回路、CI□、、CI2・・・選択回路。Figure 1 is a circuit diagram showing the configuration of a conventional memory array and sense circuit; Figures 2a and b are specific examples of the same sense circuit;
The figure is a specific circuit diagram of the memory cell shown in Figure 1, Figure 4 is a circuit diagram showing one embodiment of the present invention, and Figures 5 and 6 are diagrams of main parts of other embodiments of the present invention. FIG. L□, L□"Ln, Ln...input/output line,
C: Memory cell, I□, In: Sense circuit, CI□,, CI2: Selection circuit.
Claims (1)
アレイに接続された複数本のデータ線と、これらデータ
線に接続されたセンス回路を兼ねた複数の第1の選択回
路と、これら第1の選択回路出力を複数ブロックに分け
、これら各ブロック毎に第1の選択回路出力を1本の出
力線に1とめる手段と、これら1とめられた各出力線そ
れぞれに接続された第2の選択回路と、これら第2の選
択回路の出力を1つに壕とめる手段と、この手段に接続
された出力回路とを具備したことを特徴とする半導体記
憶装置。A memory array arranged in a matrix, a plurality of data lines connected to this memory array, a plurality of first selection circuits that also serve as sense circuits connected to these data lines, and these first selection circuits. means for dividing the circuit output into a plurality of blocks, and for each of these blocks, dividing the first selection circuit output into one output line; and a second selection circuit connected to each of the divided output lines. , means for consolidating the outputs of these second selection circuits into one, and an output circuit connected to this means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17577181U JPS5819760Y2 (en) | 1981-11-26 | 1981-11-26 | semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17577181U JPS5819760Y2 (en) | 1981-11-26 | 1981-11-26 | semiconductor storage device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57173195U JPS57173195U (en) | 1982-11-01 |
JPS5819760Y2 true JPS5819760Y2 (en) | 1983-04-22 |
Family
ID=29968296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17577181U Expired JPS5819760Y2 (en) | 1981-11-26 | 1981-11-26 | semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5819760Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6063786A (en) * | 1983-09-17 | 1985-04-12 | Fujitsu Ltd | Sense amplifier |
-
1981
- 1981-11-26 JP JP17577181U patent/JPS5819760Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS57173195U (en) | 1982-11-01 |
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