JPS6087537A - デジタル信号チヤネル分配器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力Ｉ１１と、分配配列装置と、フレーム形
成装置とを備えており、該フレーム形成装置は入力側に
おいて第２バスまたは個別巌路を介して前記分配配列装
置に接続されておりまた出力側においてチャネル分配器
の出力側に接続されている同じフレーム構成の時分割多
重信号および／または個別チャネル信号に対するデジタ
ル信号チャネル分配器に１３！ｔｌする。

従来の技術 音声またはデータの伝送のための時分割多重信号に対し
て、２４または６０のチャネルに対１−る基本糸が開発
された。音声プログラムに対してパルスフレームの級数
のこの褌のチャネルが統合される。デジタル言号多五装
置を用いてこれら時分割多重信号から別の比較的高い階
梯段階か形成される。これら段階にお（・て１ＩＩＩＩ
稼信号およびテレビ電話信号か伝送される。史にＡイ［
誌゛チルコム・レポート′°、２（１９７９年）、Ｍ　
ｋ　テシメル俸ユーバートラーダングステヒニーク（ま
たは特別出版物、デジタル・トランス老ツンヨンン、第
１６頁ないし第２０貞、にもこれらのことが記載されて
いる。音／４ｊ１３号伝送において必要な並列な識別符
号伝送か同冊子の第６５頁ないし第７１頁にム己載され
ている。

信号の時分割多重統合の際いつも糸の所定のパルスフレ
ーム￥完全に占有できるとは保シ１ヒの限りで（まなく
、このために通信網の構成は不経済なものになる。通信
網構成に、父候局苓で介して導かれる足常接続も属して
いる。

発明が解決しようとする問題点 冒頭に述べた形式のチャネル分配器は、ドイツ連邦共和
国特許第２５６８６９２号明細書／米国特許第３９９７
７２８号明則１゛／カナダ国特許第１０６４５９７号明
細書から公知である、これらのチャネル分配器はフレー
ム整合装置を含んでいない。その結果情報脱落または繰
返しくスリップ）のない伝送は、最大１ビットのソツメ
よたはワンダに」６いてしかおよび同期時分割多重信号
においてしか可能でない。スリップはフレーム内の任意
の個所において生じる。これによりフレームの完全性、
即ちフレームのすべてのバイト値の同じ標本サイクルか
らの派生は損なわれる。

ジッタとは狭い意味で約０．０１　Ｈ２より上方の周波
数を有する位相変動であり、ワンダとはこの周波数より
下方の周波数を有する位相変動である、フレームのすべ
てのバイト１的か同じ準位時間から等出されるとき、フ
レームか完全である０ 本発明の課題は、公知技術に比べて、ジンタ二荷よびワ
ンダが比教的大きい場合でもなおスリップなしに動作し
かつスリップかあってもフレーム完全度が損なわれない
ようにしたチーＶネル分配器乞構成することである。

発明の作用 この課題は、同じフレーム構成の時分割多重信号および
／または個別チャネル信号に対して本発明によれは次の
ようにして）Ｏ□ｒ決される。即ち時分割多重信号ｅこ
対１−る入力１１ｉ！Ｉに同期おまひ記憶のためのフレ
ーム立合装置ｔ先が後置接続され文おり、個別チャネル
信号に、対する人力１１４１１にはメモリが後置接続さ
れており、かつ分配配列装置として操作インターフェイ
スを有１−る集中形分配配列装置が設けられており、か
つ前記フレーム整合装置とメモリとの間に一方において
集中形分配配列装置が設けられており、他方において第
１バスまたは個別腺路か設けられておりかつクロック供
給部が設けらｉｔており、該クロック供給部を用いて、
記憶されているコード語か循環的に第１バスまたは相応
の１面別線路に供給さｉする。

６０チヤネル糸に対するフレーム整合装置は、Ｓｉｅｍ
ｅｎｓ社の型名ＰＥＢ　２０３０の集積回路として公知
である。

フレーム識別および通報晶に対する時分割チャネルの分
配配列の際フレーム形成装置を省略することができる。

フレーム整合装置およびメモリまたは分配配列装置にお
いて直列−廉列変！＃器をｔゾけかつフレーム形成装置
においておよび個別チャネル出力側に前置してまたは分
配配列装置において並列−直列変換器ン設けると有オロ
である、時分割多重信号のチャネル分配の除、通報ピン
トまたは時分割多重信号における拡大された同期方法に
対するピントのような句加信号の挿入に対して過１−て
いる分配配列装置および／またはフレーム形成装置は有
利である。

１込み読出しメモリヲ設け、このメモリのデータ人力（
１１０７ａ′第１バスに接続し、データ出力側を第２バ
スに接続し、かつ第１切換スイツチを設け、該スイッチ
第１入力端ヲ書込みアドレス創数器に接続し、第２人力
翻ン分配配列調整設定装置！Ｌ欠介して読出しアドレス
計数器に接続し、かつ出力側ヲ書込み読出しメモリのア
ドレス入力側に接続すれば、分配配列ｊ（良の有利な構
成か得られる。

ＰａＭ５０糸から派生する２、０４８Ｍ　Ｌ＋ｉｔ／ｓ
時分割多重信号において第１６チヤネル化ｊ：）（別符
号チャネルとすることかでき、その際識別符号チャネル
は、基本フレーム当り２つの４ビツトヨード語を含んで
おり、こｔらはそれぞれ、８ピント音声チヤネルに対応
配属している。鐘別符号コード胎の分配は有利には次の
ようにして行なわれる。Ｎｕち識別符号処理み読出（−
メモリ？設け、第２切戻スイッチ乞設け、このスイッチ
の第１人力１Ｒ１１をあ１バスの第１の４つの６巌に接
続し、第２入力端を第１パスの第２の４つの心線に接続
し、出力側？前記識別符号−潜込みＩｅ出しメモリのｒ
−夕入力１１１１に埃続し、かつ第６切換スイッチ乞設
け、このスイッチの入力側を識別符号書込み読出しメモ
リのデータ出力側に接続し、第１出力供を第２バスの第
１の４つの心線に接続し、第２出力１４１１乞第２バス
の第２０４つの心線に接続し、かつ第４切換スイツチを
設げ、このスイッチの第１入力端を識別符号同期装置お
よび識別符号処理みアドレス計数器を介して第１バスに
接続し、第２入力端を分配配列調整設定装置を介して細
；別符号読出しアドレス計数器に接続し、出力側をＩｉ
ｔλ別符号製込み説出しメモリのアドレス入力側に接続
する。

２倍のｈ別符号超フレームにおいて伝送さｎる、２つの
４ビツト語から成る。８ビット識別符号に対する識別杓
・岩畳込み読出しメモＩＪｆ設け、これら２倍の識別符
号超フレームに対する識別符号同期装置を設け、かつ８
ピント識別符号を識別符号書込み読出しメモリに璃込む
ための識別符号書込みアドレス計数器を設けると有オリ
である、 識別符号超フレームにおいて伝送される４ピツＩ’　１
ｉｆｊｒ別符号に対１−る識別イτ［号…１−込みｄＣ
出しメモリな設け、この識別符号超フレームに対する識
別符号量ル」装置を表けかつ４ビツト、試別符号を砿別
わ；岩畳込み一σじ出しメモリに１込むための識別符号
書込みアドレス計＃、器７設はたことも有利である。

２つの、識別符号処理原」」はＳｉｅｍｏｎｓ社の印刷
物”ツアイトマルチプレンクスーンステムＰＣＩＡ３０
Ｆ・フユアΦタイルネーマーアンンユルスシステムゲレ
ート−ＰＣ！Ｍ　３　Ｑ　Ｆ　−Ｓ　”第５貞、照会番
号５４２０２２−Ａ１５−ＡＩ−１−２９゛に記載され
ている。

デジタル信号チャネル分配Ｈ論は例えば８ビンｌ−識別
符号処理に対して適しておりかつ調量設定ニヨって（固
定メモリにおいて分配配列装置イ１に対して付加的に記
憶されている）４ピント識別符号処理に−２Ｍ　ｂｉｔ
　／８　＋侍分割多市１３号に対して個別に一切換える
ことかできる。

／ 第１入力端が読出しアドレス計数器の出力側に接続され
、第２入力端が識別符号読出しアドレス計数器に接続さ
れ、第６入力端がアドレス指定装置に接続され、出力側
が分配配列調整設定装置のアドレス指定入力側に接続さ
れている第５切換スイツチを設けると有利である。

分配配列調整設定が給電電圧の欠落の際消失しないよう
に、論理部を有する固定メモリを設けると有利でちり、
その際そのデータ入力側は分配配列調整設定装置のデー
タ出力側に接続されており、データ出力側は分配配列調
整設定装置のデータ入力側に接続されて、ｂ−リ、アド
レス指定入力側はアドレス指定装置の出力側に接続され
ており、また上記固定メモリは選択的に調整設定入力端
を有する。

書込み読出しメモリ、識別符号書込み読出しメモリおよ
び／または分配配列調整設定装置としてＲＡＭ　（ラン
ダム・アクセス・メモリ）を使用すると有利である。こ
れらメモリにおいてはデータ入力側を同時に、バスの相
応の整合が必要となるが、データ出力側］とすることも
できる。

書込みアドレス計数器、識別符号ＪＣ出しアドレス計数
器および読出しアドレス計数器を計数ユニットとして構
成しても有利である。

第１パスへの遅延時間の影、響を取除くために、第２切
換スイツチの入力端に４ビット一時メモリを前置接続す
ると有利である。

有利な第６スイツチは、分岐と、この分岐の出力側に後
置された４ビット一時メモリと、この４ビット一時メモ
リおよび前記分岐の他方の出力・側に後置されたデート
回路とから、溝底されている。

固定メモリとしてＥＦＲＯＭ　（消去可能なプログラマ
デル・リード・オンリー・メモリ）、ｇｚｐｕｏｕ　（
電気的に消去可能なノログラ・マプル・リード・オンリ
ー・メモリ）またはＵＶ−ＥＰＲＯＭ（紫外線によって
消去可能なプログラマデル・リード・オンリー゛・メモ
リ）を使用すると有利である。

操作インターフェイスにＡＮＤデートを前置接続し、こ
のケゞ−トの一方の入力側を第１パスまたは分配配列装
置の遠隔調整のためのビットを導く個別線路に接続し、
他方の入力側をクロック供給部に接続すれば、国内の使
用に対して２．０４８　Ｍｂｔｔ　／　ｓフレームにお
いてりず一プされた、デジタル信号チャネル分配器のビ
ットを介する遠隔操作が可能である。

パスおよび分配配列装置における障害を検出するために
一方において、第１パスまたは相応の個別線路に゛並列
なコード語に検査ピラトラ付加する検査ビット発生器を
設け、かつ分配配列装置に入力側および／まｌζは出力
側において評価装置を設けると有利であり、他方におい
て第１識別信号パス″または相応の個別線路に、並列識
別符号コード語に試験ビットを４＝Ｊ加する検査ビット
発生器を設け、かつ識別符号−書込み読出しメモリの出
力側に評価装置金膜けると有利でるる。

８．４４８　Ｍｂｉｔ　／　Ｓ多重信号またはこのよう
な比較的高い階梯段階の信号を分配すべきとき、それら
をデマルチプレクサを用いて、チャネル分配器に供給す
る前にまず２．０４８　Ｍｂｉｔ／Ｓ時分割多重信号に
分離すると有利である。その際送信側においてその出力
側にマルチ７°Ｖクサを後置接続すべきである。

実施例 次に本発明を図示の実施例につき図面を用いて詳細に説
明する。

第１図は、複数の入力側および出力側を有する本発明の
デジタル信号チャネル分配器が図示きれている。複数の
入力側および出力側のうちそれぞれ６つだけが図示され
ている。入力側１および２は、２．０４’　８　Ｍｂｉ
ｔ　／　Ｅ１時分割信号を受信するために用いられ、出
力側１９およびの受信のために用いられ、出力側２１は
同信号の送信のために用いられる。しかし単一チャネル
信号は複数のビット伝送速度を有することもできる。

図示の装置はその他洸、■■ＤＢ６／２進変換器４お主
変換器４デインクンヨナルインターフエイスまたはコン
トラディレクショナルインターフェイス６、フレーム整
合装置７および８、メモリおよび直列−並列変換器９、
パス１０および１２、分配配列装置１１、操作インター
フエおよび１７、コデイレクショナルインターフエイス
およびコントラディレクショナルインターフェイス１８
およびクロック供給部２３を有する。

入力側３および出力側２１における低周波単一チャネル
信号に対して、コデイレクショナルインターフエイスお
よびコントラ、ディレクショナルインターフェイス６お
よび１８に代わってエンコーダないしデコーダｆ　（Ｊ
川することができる。

２．０４８　Ｍｂｉｔ　／　Ｓ時分：リリ多重信号は例
えば入力端１およびＩ（ＤＢ　５　／　２進変換器４を
介してフレーム整合装置７に供給さユる。フレーム整合
装置において同期、直列−並列変換およびフレーム記憶
が行なわルる。入力側３を介して到来する６　４　Ｋｂ
ｉｔ　／　Ｓ単一チャネル信号は、コデイレクショナル
インターフエイスおよびコントラディレクショナルイン
ターフェイス６を介して、メモリおよび直列−並列変換
器９に供給きれる。クロック供給部２３は、フレーム整
合装置７，８・・・並びにメモリおよび直列−並列変換
器９・・・に記憶されている８ビツトコード語を循環的
に呼出す。バス１０を介してコード語が分配配列装置１
１に転送される操作インタ−フェイス２２を介して入力
されるアドレス指定に相応して、８ビツトコード諸、即
ちチャネルが新しい順番で呼出されかつパス１２に供給
される。バス１２におけるコード語は、時分割多重信号
に対してまだチャネルに従って配列されておらず、出力
に応じて配列されているので、フレーム形成装置１３お
よび１４が必要である。

単一チャネル信号に対して単に並列−直列！　４％１５
を設ければいい。出力イ則に対してその都度決められて
いるコード語の受信によりクロック供給部２３が制御さ
れる。信号の送出の前にこれら信号は更に２進／ＨＤＢ
５変換器１６および１１ないしコデイレクショナルイン
ターフエイスまたはコントラブイレフシミナルインター
フェイス１８において伝送符号化される。

本発明による分配は例えば、入力側１に加わる時分割多
重信号のチャネルが出力側１９および２０にも、出力側
２１にも生じるように作用する。入力側２に加わる時分
配多重信号のチャネルは出力ｆｉｌ！ｌ　１９および２
０に達し、一方入力側３における単一チャネル信号は出
力側に２０に転送される。

デジタル信号チャネル分配器は、市販の集積モジュール
から成っている。ＨＤＢ　３　／　２進変換器４および
５並びに２進／Ｈ，ＤＢ３変換器１６および１７はＲＯ
Ａ社の集積モジュール０Ｄ２２１０６またはＰｌｅｓｓ
ｅｙ社の集積モジュールＭ、Ｔ’１４７１から成る。フ
レーム整合装置Ｉおよび８は、Ｓｉｅｍｅｎｓ社の集積
モジュールＰＥＢ　２０３０である。コデイレクショナ
ルインターフェイスお□よびコントラディレ〉ンヨナル
インターフェイスはＳｉｅｍｅｎＳ社の集積モジュール
ＭＢ６０２０′３から成る。直列−並列変換器９は、集
積モジ：ｙ−−ルア４Ｌｓ１６４または７４　Ｌ　Ｓ　
２５’９である。集積モジュール７４ＬＳ１６５または
７’４ＬＳ１５１は並列−直列変換器１５を形成する。

フレーム形成装置１３および１４は、Ｐｌｅｓ’ｓｅｙ
社の集積モジュ−／Ｌ、　Ｍ’、Ｔ’　１４４４によっ
て実現されかつクロック供給部２３は実質的に集積モジ
ュール７４　Ｌ　Ｅｌ　”’１６１．７４ＬＳ１６８お
よび７４ＬＳ　１９３から構成される。

分配配列装置１１の構成を第２図に基いて説明する。

第２図は、２．０４８　Ｍｂｉｔ　／　Ｓ時分割多重信
号の分配のために用いられる分配配列装置１１を詳細に
示すブロック図でめる。この装置は、書込み一読出しメ
モリ２４、識別符号−書込み読出しメモリ４０、分配配
列調整設定装＠２８、それぞれが制御入力側２６．４１
．３７．３９および４３を有する切換ス・ｒフチ２５．
３５゜３６．３８および４２、書込み用アルレス計数器
２７．１つまたは複数の識別符号書込み用アドレス計数
器３４、読出しアドレス計数器４５、識別符号読出しア
ドレス泪数器４４、識別符号同期回路３３、論理部３０
全有する固定メモリ２９、調整設定入力側３１並びにア
ドレス指定装置３２を有する。

調整設定入力側３１を介して分配配列固定値が固定メモ
リ２９に入力される。この固定メモリおいて固定値は作
動電圧消失の際の情報損失に対して保護されている。本
来の分配配列のために固定メモリ２９の内容はアドレス
指定装置３２を用いて一層迅速な分配配列調整設定装置
２８に伝送される。このことは周期的に行なわれかつ一
時的な監視−逆読出しによって検査される。

書込みアドレス計数器２７を用いて、バス１０を介して
到来するコード語が畳込み一読出しメモリ２４に第５図
に図示の記憶割当てに相応して入力される。その際水平
方向においてチャネル番号が割当てられ、垂直方向にお
いて入力側の番号が割当てられる。おのおのの入力側に
対して８ビツトコード語が並列に卦込−止れる。

読出しアルレス計数器４５から分配配列調整設定装置２
８に達するアドレスに基いて、コード語が交番的に書込
み読出しメモリ２４からバス１２に送出される。書込み
アドレス計数器２７から読出しアドレス計数器４５に切
換るために、２．０４８　ＭＨ２のクロックが制御入力
側２６に印加される。

１６番のチャネルに到来する識別符号コード語は、特別
な処理を必要とする。その理由はこれらコード語はそれ
ぞれ、１つの識別符号超フレームから派生する２つの４
ビツトコード語から成っているからでおる。切換ス４ツ
チ３６はバス１０の第１の４つの心線か第２の４つの心
線かを識別符号書込み読出しメモリ４０のデータ入力側
に接続する。モジュール３３における識別信号の同期後
識別符号書込みアドレス計数器３４は印加された４ビツ
トの＋！ｉ＋ｔ：別符号コード語に対して識別符号書込
み読出しメモリ４０における書込み場所を決める。読出
しおよび分配については識別符号読出しアドレス計数器
４４が分配配列調整設定装置２８ｆ：介して行なわれる
。書込みから読出しへの切換は、切換スイッチ３５０制
御入力端４１における８　ＫＨｚのクロックが作用する
。出力はスイッチ３８を介してバス１２の第１の４つの
心線および第２の４つの心線において交互に行なわれる
。切換スイッチ３６および３８は同様制御入力側３Ｔお
よび３９に加わる２、０４８　ＭＨｚクロックによって
切換られる。切換スイッチ４２０入力端４３における制
御電圧は、スイッチングサイクルの第１半部期間中人力
１１１１１　Ｃが出力側に接続され、一方入力側すが第
２半部ｊυ」間中出力側に接続されるように作用する。

１６番目のチャネルに対してのみ入力側ａは出力側に接
続される。

分配配列調整設定装置は集積モジュールを有する。工ｎ
ｔｅ１社の型名２１１４　Ｋよって書込み読出しメモリ
２４、分配配列ｄ１（４整設定装置２８および識別符号
書込み読出しメモリ４０を実現することができる。型名
７４ｂｓＬ５７および７４ＬＳ　１５８は切換スイッチ
２５．３５゜３６．３８および４２として動作する。型
名７４ＬＳ１６１および７４ＬＳ１９３は書込みアトＶ
ス割数器２７、アドレス指定装置３２、識別符号書込み
アドレス計数器３４、識別信号読出しアドレス計数器４
４および読出しアドレス計数器４５のモジモールでおる
。固定メモリ２９は工Ｈｔｅ１社のモジュール２７６４
，２７１６．２８１７のいずれかによって実現される。

論理部３０は第８図に詳細に図示されている。

識別符号同期回路３３は、Ｓｉｅｍｅｎｓ社の・・ンド
プツク６システムーアインずツツＰＣＭ　３０Ｆ　−Ｆ
ｉ　＆　ｉＡ”（注文番号、５４２０２３−Ａ７３４−
Ａ１０１−０１−７７．１９８６年９月）から公知でち
る。

オクテツト識別符号（８ビツトから成る）が、１つのチ
ャネルに対応する２つの連続する４ビツト識別符号から
形成されているならば、２つの連続する識別符号フレー
ムが形成される。上位の４ビット識別符号を有する識別
符号クレームは、識別符号フレームにおける第１コード
語の第５ビツトにおける論理Ｏによってマーキングされ
ている。到来する識別符号クレームは通例同期していな
い。例えば第１図の入力側１における２、０４８　Ｍｂ
ｉｔ　／　ｓ信号の識別符号フレームに丁度第１のオク
テツト半部が受信され、入力側２に加わる２、０４’８
　Ｍｂｉｔ　／　Ｓ信号において丁度第２のオクテツト
半部が受信され、従って第２図の３，１に別符号切込み
読゛出しメモリ４０に書込まれる。従ってこのメモ□す
からの読出しの際この時点においては第１の２．０４８
　Ｍｂｉｔ／Ｓ信号から第１のオクテツト半部しか取出
されず、第２の２．０４８　Ｍｂｉｔ　／　Ｓ信号から
は第２のオクテツト半部しか取出されない。しかし送出
すべき識別符号クレームにおける第５ビツトが、６０の
識別符号チャネル全部に対して共通に、それらが第１の
オクテツト半部であるかまたは第２のオクテツト半部で
あるかを定める。

従つ−Ｃ識別符号書込み読出しメモリ４０は、すべての
第１のオクテツト半部（ｌζ対するメモリ半部およびす
べての第２のオクテツト半部に対する他方のメモリ半部
とに２重に構成されなければならず、その結果それぞれ
の時点においてその都度受信された２、０４８　Ｍｂｉ
ｔ　／　ｓ信号に対してその都度最後に受信された第１
および第２のオクテツト半部を利用する。

第４図は、切換スイッチ３６における切換を改善するス
イッチ装置を図示する。この装置は第１の４つの心線に
、伝送と１クロック期間だけ記憶する一時メモリ４６を
有する。これによりバス１０に対する遅延時間の影響が
除去される。

第５図は切換スイッチ３８を実現する切換装置４ヲ示す
。この切換装置は、分岐４１１１つのクロック周期に対
する４　ｂｉｔ用一時メモリ４８およびデート回路４９
を有する。

第６図は、第１図のデジタル信号チャネル分配器を２つ
の使用態様によって示す。

第１使用態様は、ＡＮＤｒ−）５０を介する遠隔調整設
定に関する。入力側１および２に加わる２、０４８　Ｍ
ｂｉｔ　／　ｓ信号は国内の使用に対してフレームの通
報語においてりず−デされたビラトラ含んでいる。これ
らビットのうち１つが遠隔調整設定のために使用される
。このビットはバス１０に、クロック供給部２３によっ
て定められる時期にＡＮＤデートを介して受信されかつ
分配配列装置１１における分配配列装置御する操作イン
ターフェイス２２に供給される。

ＣＩＣ！ＩＴＴＶ、　２４に従ったインターフェイスヲ
介する調整設定のだめに、操作インターフェイス２２０
入力側全入力側５１に切換えることができる。

第２使用態様は、検査ピット発生器５２．５２′および
評価回路５３．５４に関する。検査ピット発生器５２　
、５２’は並列の８ビツトコードｍ　ｋ受信し、それら
を評価しかつそれらに第９ビツトを検査ピットとして付
加し、その結果用ていくバスは９′ビット幅をもだなけ
ればならない。評価回路５３および５４は、検査ビット
を用いて分配配列装置１１０入力側および出力側におけ
る８ピットコ−Ｐ語を誤りがないかどうかについて検査
する。

検査ピット発生器５２′は言語およびデータに対してフ
レーム整合装置７および８に設けられている。６　Ａ　
Ｋｂｌｔ、’　、／　ｓ信号に対して検査ピット発生器
５２はメモリ９の出力側においてバス１０に接続されな
ければならない。

第７図は、検査ピット発生器５６および評価装置５７を
有する、第２図の分配配列装置１１を示す。検査は、第
６図の場合と同様に行なわれる。検査ピット発生器５６
は識別符号書込み読出しメモリ４００Å力側に配置され
ており、評価装置５Ｔは前記メモリの出力側に配置され
ている。検査ピット発生器は、標準集積回路７４ｒ、５
２８０によって実現されている。

第８図は、第２図の論理部３０を有する固定メモリ２９
を詳し７く示すゾロツク図である。論理部３０は、誤り
報知出力側５９を有するコンパＶ−り５８およびバスド
ライバ６０を有する。

コンパノー夕５８はＲＣＡ社の２つの集積モジュールｃ
ｐ４５８５によって実現され、バスドライバ６０はモジ
ュール７４’ＬＳ２４０の形において実現されている。

第２図に基いて既に説明したように、分配配列のために
固定メモリ２９の内容はアドレス指定装置３２を用いて
比較的迅速な分配配列調整設定装置２８に伝送される。

コンパンータ５８は監視逆読出しによってこの過程を検
査する。

第９図は、工１０フ１ｒ−）（人出力ポート）６１およ
び６２ｆ：有する操作インターフェイス２２、マイクロ
ッ０ロセツザ６３（工ｎ　ｔ　９１社の８０８５）、ゾ
ログシムメモリ６４（工ｎｔ０１社の２７６４　）、作
業メモリ６５（日立の６２６社 ４）および固定メモリ６６　（１，ｎｔｅ「の２８１７
）を示す。

【図面の簡単な説明】

第１図は本発明のデジタル信号チャネル分配器の概略を
示すブロック回路図であり、第２図は選択スイッチング
装置のブロック回路図であり、第６図は書込み読出しメ
モリのメモリロケーションを示す図であり、第４図は識
別符号書込み読出しメモリの入力側における切換装置の
１実施例の略図であり、第５図は識別符号書込み読出し
メモリの出力側における切換装置の１実施例を示す略図
であり、第６図は第１図のチャネル分配器の変形の実施
例のブロック図であり、第７図は試験ピット発生器およ
び評価部を備えている第２図の選択スイッチング装置の
ブロック回路図であり、第８図は論理部を有する固定メ
モリの１実施例の略図であり、第９図は操作インターフ
ェイスの１実施例のブロック図である。 単一

Claims (1)

1. 【特許請求の範囲】 １、入力ｆｉｌ（１−３）と、分配配列装置と、フレー
   ム形成装置（１３，１４）とを備えており、該フレーム
   形成装置は入力側において第２バス（１２）または個別
   憇路を介して前記分配配列装置に接続されておりまた出
   力側においてチャネル分配器の出力ｇＡ（１９−２１）
   に接続されている、同じフレーム構成の時分割多重信号
   および／または単一チャネル信号に対するデジタル信号
   チャネル分配器において、時分割多重信号に対する入力
   側（１゜２）にＩｉ［ＪＪおよび記憶のためのフレーム
   整合装置（、７、８）が後置接続されており、単一チャ
   ネル信号に対する入力１ｔｌｌｌ　（３）にはメモリ（
   ９）が後置接続されており、かつ分配配列装置として操
   作インターフェイス（２２）を有する集中形分配配列装
   ｋ（１１）が設けられており、かつ前記フレーム整合装
   置（乙８）とメモリ（９）との間に一方において集中形
   分配配列装置（１１）が設けられており、他方において
   第１バス（１０）または個別腺路が設けられておりかつ
   クロック供給部（２３）か設けられており、該クロック
   供給部を用いて、記憶されているコード飴が循環的に、
   第１バス（１０）または相応の個別胎路に供給される（
   第１図）ことｙ！−特徴とするデジタル信号チャネル分
   配器。 ２、　フレーム形成装置（１３，１４）はフレーム識別
   および通報路に対する時分割チャネルの分配配列９菖（
   省略される特許請求の範囲第１項記載の一炉ジタル信号
   チャネル分配器。 ６．７レ一ム整合装置（７，８）およびメモリ（９）ま
   たは分配配列装置（１１）において直列−並列変換器が
   設けられておりかつフレーム形成装ｆｋ（１３，１４）
   においておよび単一チャネル出力側（２１）の前または
   分配配列装置（１１）において廉列−直列変換器が設け
   られている（第１図）％許請求の範囲第１項記載のデジ
   タル信号チャネル分配器。 ４、　分配配列Ｈ置＜　１１．）および／またはフレー
   ム形成装置（１３，１４）は、通報ビットまたは時分割
   多重信号における波長された同期方法に対するビットの
   ような伺カロ信号を挿入ゴーるために設けられている（
   第１図）特許請求の範囲第１項から第３項までのいうれ
   か１項記載のデジタル信号チャネル分配器。 ５、　分配配列装置（１１）において畳込み読出しメモ
   リ（２４）か設けられており、該メモリのデータ入力側
   は第１バ、・ス（１０）に接続されており、またデータ
   出力側は第２バス（１２）に１妾続されており、かつ記
   １切換スイッチ（２５）か設けられており、該切換スイ
   ッチの第１人力個は岩込みアドレス計数器（２７）に接
   続されて、ｔ６す、また第２人力（ｉ１！Ｉは分配量タ
   リ調整設定装置（２８）を介して読出しアドレス計数器
   （４５）に接続さ７ｔており、また出力１絢はＡｉＪ記
   誓込み読出しメモリ（２４）のアドレス入力１）！ＩＩ
   に接続されている（第２、特許請求の範囲第１項から第
   ４項までのいづれか１項記載のデジタル信号チャネル分
   配器。 ６、６２の８ｂｉｔチヤネルをイｊし、そのうち第１６
   チ゛ヤネルが識別符号チャネルである２、Ｃ１４Ｆ３　
   Ｍ　ｂｉｔ／ｓ時分割多時分割多対信号使用され、識別
   符号書込み読出しメモ’ＪＣ４０）が設けられており、
   かつ第２切換スインテ（３Ｓ）か設けられており、該切
   換スイッチの第１人力Ｍは第１バス（１０）の第１の４
   つの心線に接続されており、また第２人力勧は第１バス
   の第２の４つの心線に接続されており、また出力側は識
   別符号書込み読出しメモリ（４０ンのデータ入力側ｅｃ
   ｊ妥、読されており、かつ第６切換スイツチ（３８）か
   設けらｎてお９、該切換スイッチの入カグ１りは識別符
   号書込み耽出しメモリ（４０）のデータ出力１１ｉ１１
   に接続されており、また第１出力側は第２バス（１２）
   の第１の４つの心線に接続されており、また第２出力１
   ｉ１ｔ１は第２バスの力２０４つの心臓に接続されてお
   り、かう第４切換スイツチ（３５）が設けられて桔り、
   該切換スイッチのあ１人力」υは職別符号同期装置（３
   ３）および識別符号書込みアドレス計数器（３４）を介
   して第１バス（１０’）Ｋ接続されており、また第２入
   力端は分配配列調整設定装置（２８）を介して識別符号
   読出しアドレス計数器（４４）に接続されており、また
   出力和１１は前記識別符号書込み読出しンモ！、１（４
   ０）のアドレス入力１１１ｊに接続されている（第２、
   特許請求の範囲第５項記載のデジタル信号チーＹネル分
   配器。 Ｚ　２倍の凧別符号超フレームにおいて伝送される、２
   つの４ビツト語から成る８ビット識別信号に対する識別
   符号書込み読出しメモリ（４０’）が設けられており、
   かつＭ’Ｊ記２倍の識別符号超フレームに対１〜る識別
   信号向！ｊＡ装置（３３’）か設けられており、かつ８
   ビツト、シπ１１ね号ン２壓別若ｆ号婁入み読出（−メ
   モリ（４０′）Ｋ書込むための識別イ！Ｉ−号吉込みア
   ドレス計数器（３４’）が設けられている（第２、特許
   請求の範囲第６項記載のデジタル４３号チャネル分配器
   。 ８、識別符号超フレームにおいて伝送される４ピント識
   別符号に対する範別符号１．込与、煮出しメモリ（４０
   ）か設けられており、かつＲａＪ記鐘別符号超フレーム
   に対１′る゛識別符号同期装置（３３）が設けられてお
   り、かつ４ビツト、派別符号を識別符号書込み読出しメ
   モリ（４０）に書込むための識別信号１．込みアドレス
   計数器（３４）が設けられている（第２、特許請求の範
   囲第６項記載のデジタル信号チャネル分配器。 ９　第５切換スイツチ（４２）が設けられており、該切
   換スイッチの第１入力端は脱出しアドレス計数器（４５
   ）の出力側に接続されており、また第２入力端は識別符
   号読出しアドレス計数器（４４）に接続されており、ま
   た第３入力端はアドレス指定装置（３２）に扱続されて
   おり、また出力側は分配配列調整設定装ｆｉ！（２８）
   のアドレス指定入力側に接続されている（第２、特許請
   求の範囲第６項記載のデジタル信号チャネル分配器。 １０、論理部（３０〕を有する固定メモリ（２３）か設
   けられてにす、該固定メモリのデータ入力側は分配配列
   調整設定装置（２８）のデータ出力１則に接続されてお
   り、またデータ出力側は分配配列調Ｍ）〉設定装置（２
   ８）のデータ入力側に接続されており、またアドレス入
   力側はアドレス指定装置（３２）の出力側に接続されて
   おりか′り同固定メモリは選択的に調整設定入力１１１
   ！ｌ　（３１）を崩する（第２図および２１１８図）％
   許請求の範囲第１項から第９項までのいづれか１項記載
   □のデジタル信号チャネル分配器。 １１、書込み♂Ｃ出しメモ！Ｊ（２４）、誠別符号涯込
   み読出しメモリ（４０）および／または分配配列調整設
   定装＊　（２８）としてＲＡＭ　（ランタム・アクセス
   会メモリ）か使用される（第２、特許請求の範囲２４↓
   ５項または第６項記載のデジタル信号チャネル分配器。 １２、データ入力側が同時にデータ出力１ｌｌｊである
   ＲＡＭか設けられている特許請求の範囲第５項または第
   ６項記載のデジタル・は号チャネル分配器。 １６、書込みアドレス計数器（２１）、識別符号読出し
   アドレス計数器（４４）および胱出しアドレス計数器（
   ４５）は計数ユニツトとして構成されている特許請求の
   範囲第５項または第６項記載のデジタル信号チャネル分
   配器。 １４、第２切換スイツチ（３６）の入力端に４ビット一
   時メモリ（４６）か前置接続されている（第４図）％許
   請求の範囲第６項記載のデジタル・１３号チャネル分配
   器。 １５、ｉ３切換スイッチ（３８）として分岐（４７）が
   設けられており、該分岐の一方の出力１ｍＶＣ４ビット
   一時メモリ（４８）および続いてゲート回路（４９）の
   一方の入力側か接続されており、前記分岐の他方の出力
   側には前記ゲート回路の肋方の入力側ｊが接続されてい
   る（第５図）特許請求の範囲第５項一または第６項記載
   のデジタル信号チャネル分配器。 １６、固定メモリ（２９）としてＥＰＲＯＭ　（消去可
   能なプログラムマブル・リード・オンリ−９メモリ）、
   ｇＥｐＲｏＭ（電気的に消去可能なＥＰＲＯＭ　）或い
   はＵＶ−ＥＰＲＯＭ　（紫外？ｔＭ　ニ１　っテ消去可
   能なＥＦＲＯＭ　）が使用されている特許請求の範囲第
   １０項記載のデジタル信号チャネル分配器。 １Ｚ　操作インターフェイス（２２）にＡＮＤ　ｒ−４
   （５０）が前置接続されており、該ＡＮＤデートの一方
   の入力１１１ｔｌは第１バス（１０）または、分配配列
   装置（１１）の遠隔調整設定のために１ビット導く少な
   （とも１つの個別線路に接続されており、また他方の入
   力側はクロンク供給部に接続されている（第６図）特許
   請求の範囲第６項記載のデジタル信号チャネル分配器。 １８、第１バス（１０）または相応の個別線路に検査ビ
   ット発生器（５２）か設けられており、該発生器は並列
   コード語に検査ビットを付加しかつ分配配列装置（１１
   ）に入力１１Ｉｌｊおよび／または出力側１において評
   価装置（５３゜５４）か設けられている（第６図）　ｑ
   ：ｆ許請求の範囲第１項または第６項記載のデジタル信
   号チャネル分配器。 １９　第１の識別符号バス（５５）または相応の個別線
   路に検査ビット発生器（５６）か設けられており、該発
   生器は並列な識別信号コード語に検査ビットを付加し、
   かつ識別符号書込み読出しメモ！ＪＣ４０）に出力１■
   １１において評価装装置（５７）か設けられている（第
   ７図）喘゛許請求の範囲第１項または第６項記載のデジ
   タル信号チャネル分配器。 ２０、　８．４４８　Ｍ　ｂｉｔ／Ｅ３時分割多重信号
   に対して使用され、その際２．０４８　Ｍ　’ｂｔｔ／
   ｓ時分割多重信号に対する入力ｇＡＯ（１，２）にデマ
   ルチプレクサがｒ３ｉＪ置接続されておりかつ２．０４
   ８　Ｍ　ｂｉｔ／８時分割多Ｍ他号に対する出力側＋（
   １９ｒ２０）にマルチプレクサが後置接続されている特
   許請求の範囲第１項から第１９項までのいづれか１項記
   載のデジタル信号チャネル分配器。