JPS6087519A - ノ−マリオン型ＧａＡｓ集積回路 - Google Patents
ノ−マリオン型ＧａＡｓ集積回路Info
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- JPS6087519A JPS6087519A JP58195527A JP19552783A JPS6087519A JP S6087519 A JPS6087519 A JP S6087519A JP 58195527 A JP58195527 A JP 58195527A JP 19552783 A JP19552783 A JP 19552783A JP S6087519 A JPS6087519 A JP S6087519A
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- drain
- gate
- whose
- source
- gaasfet
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明の技術分野の説明
本発明は、ＧａＡｓ（ガリウムひ素）集積回路に関する
。！侍に、Ｇａ Ａ ｓ Ｉ”ＥＴ（ガリウムひ素電界
効果トランジスタ）で構成したフリップフロップ回路に
関する。
。！侍に、Ｇａ Ａ ｓ Ｉ”ＥＴ（ガリウムひ素電界
効果トランジスタ）で構成したフリップフロップ回路に
関する。
従来技術の説明
従来、Ｓｉ集積回路ではＧａＡｓ集積回路の有する高速
性および低消費′１１１カ性を実現出来ず、ＧａＡｓ集
積回路のディジタルし己用分野への利用が期待されてい
る。寸だ従来、集積回路の一虫要な回路要素として神々
のフリップフロップ回路が知られている。
性および低消費′１１１カ性を実現出来ず、ＧａＡｓ集
積回路のディジタルし己用分野への利用が期待されてい
る。寸だ従来、集積回路の一虫要な回路要素として神々
のフリップフロップ回路が知られている。
第１図は、’ｕ（：東の１ツジントリガ−フリップフロ
ノブ回路の回路構成図である。第１図は、ノア回路１と
２．３と４お、よび５と６から成る３つのランチから４
１６成でれる。龍１図中、Ｃはクロック信号、Ｄはデー
タ信号、Ｑは出力端子、Ｑは反転出力端子でそれぞれ示
す。この回路は単相クロック信号で安定に動作するが、
動作時に反転すべきゲートの数が多いため動作速度が遅
くＧａＡ、ｓ集積回路には不適正である欠点を有する。
ノブ回路の回路構成図である。第１図は、ノア回路１と
２．３と４お、よび５と６から成る３つのランチから４
１６成でれる。龍１図中、Ｃはクロック信号、Ｄはデー
タ信号、Ｑは出力端子、Ｑは反転出力端子でそれぞれ示
す。この回路は単相クロック信号で安定に動作するが、
動作時に反転すべきゲートの数が多いため動作速度が遅
くＧａＡ、ｓ集積回路には不適正である欠点を有する。
第２図は、［！Ｅ来のマスタースレーブ方式のＩＩｓフ
リップフロップ回路の構成図である。第２図の回路はノ
ア回路１０．１１．１２および１３から成るマスク−フ
リップフロ７２１回路１４と、ノア回路１６．１７．１
８および１９から成るスレーブフリップフロップ回路２
０とで構成でれる。第２図中、Ｃはクロツク１百号、ご
は反転クロック信号、Ｓはセレト信号、Ｒはリセット信
号、Ｑは出力端子、Ｑは反転出力端子を一°〔れぞれ示
す。この回路も全てノア回路で構成されているため動作
時に反転すべきゲート数が多く処理動作速度が遅く、ま
た２相クロツクが必要とζ９Ｇ、ａＡｓ集債回路には不
適正である欠点を有する。
リップフロップ回路の構成図である。第２図の回路はノ
ア回路１０．１１．１２および１３から成るマスク−フ
リップフロ７２１回路１４と、ノア回路１６．１７．１
８および１９から成るスレーブフリップフロップ回路２
０とで構成でれる。第２図中、Ｃはクロツク１百号、ご
は反転クロック信号、Ｓはセレト信号、Ｒはリセット信
号、Ｑは出力端子、Ｑは反転出力端子を一°〔れぞれ示
す。この回路も全てノア回路で構成されているため動作
時に反転すべきゲート数が多く処理動作速度が遅く、ま
た２相クロツクが必要とζ９Ｇ、ａＡｓ集債回路には不
適正である欠点を有する。
第３図は、他の従来のマスタースレーブＩｅＳフリップ
フロップ回路の回路構成図である。第３図の回路はナン
ド回路２２〜２５２よび反転入力のノア回路２６．２７
から成るマスターフリノフリロノプ２８と、ナンド回路
３０〜３３および反転入力のノア回路３４督よび３５か
ら成るスレーブフリップフロップ回路とから構成される
。第３図中、Ｃはクロック信号、υは反転クロック信号
、Ｒはリセット信号、Ｓはセント信号、Ｑは出力端子、
心は反転出力端子をそれぞれ示す。この回路はゲートを
２レベルのゲート構成としてゲート数を減少でせて動作
速度を高速化したものである。
フロップ回路の回路構成図である。第３図の回路はナン
ド回路２２〜２５２よび反転入力のノア回路２６．２７
から成るマスターフリノフリロノプ２８と、ナンド回路
３０〜３３および反転入力のノア回路３４督よび３５か
ら成るスレーブフリップフロップ回路とから構成される
。第３図中、Ｃはクロック信号、υは反転クロック信号
、Ｒはリセット信号、Ｓはセント信号、Ｑは出力端子、
心は反転出力端子をそれぞれ示す。この回路はゲートを
２レベルのゲート構成としてゲート数を減少でせて動作
速度を高速化したものである。
しかし、この従来回路は第２図に示した回路と同様に２
相りロック信号を用いてお一つ、クロック信号Ｃ１υが
同時にローレベルになるとデータ破壊が起こったり、丑
だクロック信号Ｃ１Ｃが同時にハイレベルになると自己
発振を生じるため高速度−のＧａＡｓ集積回路に適用す
る場合には高精度のクロック信号を必要とする欠点を有
する。
相りロック信号を用いてお一つ、クロック信号Ｃ１υが
同時にローレベルになるとデータ破壊が起こったり、丑
だクロック信号Ｃ１Ｃが同時にハイレベルになると自己
発振を生じるため高速度−のＧａＡｓ集積回路に適用す
る場合には高精度のクロック信号を必要とする欠点を有
する。
本発明の目的
本発明はこのよ〜う１λ欠点を改良するもので、単相ク
ロックで動作可能であり、しかも高速および安定動作を
行うことができる（にａＡｓ果績回路に適したフリップ
フロップ回路を提供することを１」的とする。
ロックで動作可能であり、しかも高速および安定動作を
行うことができる（にａＡｓ果績回路に適したフリップ
フロップ回路を提供することを１」的とする。
本発明の要点
第一の発明は、ノーマリオンへｊ Ｇ ａＡ ｓ集積回
路−ヒにマスターフリノブフロンプ回路が谷ノースが共
に接地され各ゲートにクロック信号が接Ｆｉ、きれた第
１および第２のＧａＡｓＦＥＴと、上記第１のＧ ａ
Ａ ｓ ｌｊ’ＥＴのドレインにソースが接続されゲー
トにセント信号が接続された第３のＧａＡｓＦＥＴと、
上記第３のＧ ａ Ａ ｓ ＦＥＴのドレインにゲート
がｔ）絖されドレインに正の電源電圧が接続はれた第４
のＧ ａ Ａ ｓ ＦＥＡＴと、上記第４のＧａＡｓＦ
ＥＴのゲートにドレインが接続されソースが接地された
第５のＧａＡｓＦＥＴと、上記第５のＧＣＬＡ８ＦＥｉ
’のドレインにゲートフ・よびソースが接続されドレイ
ンに正の電源電圧が接続された第６のＧ ａ Ａ ｓ
ＦＡ Ｔと、上記第２のドレインにソースが接続されゲ
ートにリセット信号が接続された第７のＧａＡｓＦＥＴ
と、上Ｎｊ第７のＧａＡｓＦＥＴのドレインにゲートが
接続されドレインに正の電源型１ｆが接続てれた第８の
ＧａＡｓＦＥＴと、上記第８のゲートにドレインが接続
されノースが接続された第９のＧａＡｓＦＥＴと、上記
第９のＧａＡｓＦＥＴのドレインにゲート２よびノース
が接続されドレインに正の電源電圧が接続された第１０
のＧａＡｓＦＥＴ’と、−上記第４のＧａＡｓＰ’ Ｅ
Ｔのソースと上記第９のＧａＡｓＦＥＴのゲートとに
接続きれた第１の出力端子と、上記第８のＧ ａ Ａ
ｓ Ｆ Ｅ ７’のソースど上記第５のＧａＡｓＦＥＴ
のゲートとに接続された第２の出方端子とから構成され
、スレーブフリップフロップ回路が各ゲートに上記り・
ツク信号が第続缶れた谷ソースが接地された第１１およ
び第１２あＧａＡｓＦＥＴと、上記第１１のＧａ、Ａｓ
１ｊ’ＥＴのドレインにドレインが接続されゲ−１・に
上記第１め出カＩＩ？ｉ＋ｉ子が１妾続きれソースが接
地された第１３のＧａＡｓＦＥＴ と、上記１３のＧ
ａ Ａ ｓ Ｆ’ Ｅ ｉ’のドレインにノースが接読
畑れた第１４のＧａＡｓｈ’ｌｌｉ’と、上記第１４の
Ｇａ、ＡｓＦＥＴのドレインにゲートがＩｉ続されたド
レインに正の電源電圧が接続された第１５のＧａＡｓＦ
ＥＴと、上記第１５のＧａＡｓＦＥＴのゲートにゲート
およびソースが接続きれドレインに正の電源電圧が接続
された第１６のＧ ａ Ａ ｓ ＦＥＴと、上記第１２
のＧａＡｓＦＥＴのドレインにドレインが接続されゲー
トに上記第２の出力端子が接続されノースが接地された
第１７のＧ ａ Ａ ｓ 、１；’ＥＴと、上記λ′（
も１７のＧａＡｓＦＥＴのドレインにソースが接続され
た第１８のＧａＡｓＦＥＴと、上記第１８のＧａＡｓＦ
ＥＴのドレインにゲートが接続されドレインに正の電源
電圧が接続された第１９のＧａＡｓＦＥＴと、上記第１
９のＧａＡ ｓ Ｆ、ＥＴのゲートにゲートおよびソー
スが接続されドレインに正の電源電圧がｆ＆Ｌ％された
第２０のＧａＡｓＦＥＴと、上記第１５のＧａＡｓＦ’
Ｅ Ｔのノースと上記第１８のＧａＡｓＦＥＴ４のゲ
ートとに接続きれた第３の出力端子ど、上記第１９のＧ
ａ Ａ ｓ ＦＥＴのソースと上記第１４のＧａＡｓ
ＦＥＴのゲートとに接続された第４の出力端子とから構
成されたことを特徴とする。
路−ヒにマスターフリノブフロンプ回路が谷ノースが共
に接地され各ゲートにクロック信号が接Ｆｉ、きれた第
１および第２のＧａＡｓＦＥＴと、上記第１のＧ ａ
Ａ ｓ ｌｊ’ＥＴのドレインにソースが接続されゲー
トにセント信号が接続された第３のＧａＡｓＦＥＴと、
上記第３のＧ ａ Ａ ｓ ＦＥＴのドレインにゲート
がｔ）絖されドレインに正の電源電圧が接続はれた第４
のＧ ａ Ａ ｓ ＦＥＡＴと、上記第４のＧａＡｓＦ
ＥＴのゲートにドレインが接続されソースが接地された
第５のＧａＡｓＦＥＴと、上記第５のＧＣＬＡ８ＦＥｉ
’のドレインにゲートフ・よびソースが接続されドレイ
ンに正の電源電圧が接続された第６のＧ ａ Ａ ｓ
ＦＡ Ｔと、上記第２のドレインにソースが接続されゲ
ートにリセット信号が接続された第７のＧａＡｓＦＥＴ
と、上Ｎｊ第７のＧａＡｓＦＥＴのドレインにゲートが
接続されドレインに正の電源型１ｆが接続てれた第８の
ＧａＡｓＦＥＴと、上記第８のゲートにドレインが接続
されノースが接続された第９のＧａＡｓＦＥＴと、上記
第９のＧａＡｓＦＥＴのドレインにゲート２よびノース
が接続されドレインに正の電源電圧が接続された第１０
のＧａＡｓＦＥＴ’と、−上記第４のＧａＡｓＰ’ Ｅ
Ｔのソースと上記第９のＧａＡｓＦＥＴのゲートとに
接続きれた第１の出力端子と、上記第８のＧ ａ Ａ
ｓ Ｆ Ｅ ７’のソースど上記第５のＧａＡｓＦＥＴ
のゲートとに接続された第２の出方端子とから構成され
、スレーブフリップフロップ回路が各ゲートに上記り・
ツク信号が第続缶れた谷ソースが接地された第１１およ
び第１２あＧａＡｓＦＥＴと、上記第１１のＧａ、Ａｓ
１ｊ’ＥＴのドレインにドレインが接続されゲ−１・に
上記第１め出カＩＩ？ｉ＋ｉ子が１妾続きれソースが接
地された第１３のＧａＡｓＦＥＴ と、上記１３のＧ
ａ Ａ ｓ Ｆ’ Ｅ ｉ’のドレインにノースが接読
畑れた第１４のＧａＡｓｈ’ｌｌｉ’と、上記第１４の
Ｇａ、ＡｓＦＥＴのドレインにゲートがＩｉ続されたド
レインに正の電源電圧が接続された第１５のＧａＡｓＦ
ＥＴと、上記第１５のＧａＡｓＦＥＴのゲートにゲート
およびソースが接続きれドレインに正の電源電圧が接続
された第１６のＧ ａ Ａ ｓ ＦＥＴと、上記第１２
のＧａＡｓＦＥＴのドレインにドレインが接続されゲー
トに上記第２の出力端子が接続されノースが接地された
第１７のＧ ａ Ａ ｓ 、１；’ＥＴと、上記λ′（
も１７のＧａＡｓＦＥＴのドレインにソースが接続され
た第１８のＧａＡｓＦＥＴと、上記第１８のＧａＡｓＦ
ＥＴのドレインにゲートが接続されドレインに正の電源
電圧が接続された第１９のＧａＡｓＦＥＴと、上記第１
９のＧａＡ ｓ Ｆ、ＥＴのゲートにゲートおよびソー
スが接続されドレインに正の電源電圧がｆ＆Ｌ％された
第２０のＧａＡｓＦＥＴと、上記第１５のＧａＡｓＦ’
Ｅ Ｔのノースと上記第１８のＧａＡｓＦＥＴ４のゲ
ートとに接続きれた第３の出力端子ど、上記第１９のＧ
ａ Ａ ｓ ＦＥＴのソースと上記第１４のＧａＡｓ
ＦＥＴのゲートとに接続された第４の出力端子とから構
成されたことを特徴とする。
第二の発明は、ノーマリオン型ＧａＡ’ｓ集績回路上に
上記第一の発明のスレーブフリップフロップ回路をマス
ターフリップフロップ回路とし、上記第一の発明のマス
ターフリップフロップ回路をスレーブフリップフロップ
回路として構成したところに特徴がある。
上記第一の発明のスレーブフリップフロップ回路をマス
ターフリップフロップ回路とし、上記第一の発明のマス
ターフリップフロップ回路をスレーブフリップフロップ
回路として構成したところに特徴がある。
第三の発明は、上記第二の発明のマスターフリップフロ
ップ回路の七ノド信号を反転Ｊ信号とし、リセット信号
を反転に信号とし、スレーブフリッフリロノブ回路の出
力および反転出力をそれぞれ上記反転に信号入力および
上記反転Ｊ信号入力にＧａＡｓＦＥＴを介して帰還して
マスター支レープ方式のＪＫフリップ７０ツブをノーマ
リオン型ＧａＡｓ集積回路上にＩ’ｉ！ｆ成したところ
に特徴がある。
ップ回路の七ノド信号を反転Ｊ信号とし、リセット信号
を反転に信号とし、スレーブフリッフリロノブ回路の出
力および反転出力をそれぞれ上記反転に信号入力および
上記反転Ｊ信号入力にＧａＡｓＦＥＴを介して帰還して
マスター支レープ方式のＪＫフリップ７０ツブをノーマ
リオン型ＧａＡｓ集積回路上にＩ’ｉ！ｆ成したところ
に特徴がある。
実施例による説明
本発明の一実施例を図１ｔ１１に基づいて説明する。
第４図（才第−の発明の実施例の要部回路４１に成因で
ある。εｐ； ４図はマスターフリップフロップ回路４
０とスレーブノリツブフロツブ回路４１とから構成され
る。す４ｆわち、（、’ ａ、 Ａ ｓ ＦＥＴ ４２
および４３のゲートＧにクロック信号Ｃを接続し、この
Ｇ ａＡ ８１’Ｅ’ｌ’ ４２および４３のソースＳ
をそり、ぞれ接地する。このＧｏ、ＡｓＦＥＴ４２のド
レインＤにＧａＡｓＦＥＴ４４のソースＳを接続する。
ある。εｐ； ４図はマスターフリップフロップ回路４
０とスレーブノリツブフロツブ回路４１とから構成され
る。す４ｆわち、（、’ ａ、 Ａ ｓ ＦＥＴ ４２
および４３のゲートＧにクロック信号Ｃを接続し、この
Ｇ ａＡ ８１’Ｅ’ｌ’ ４２および４３のソースＳ
をそり、ぞれ接地する。このＧｏ、ＡｓＦＥＴ４２のド
レインＤにＧａＡｓＦＥＴ４４のソースＳを接続する。
このＧａＡｓＦＥＴ４４のゲートＧにセット信号１１！
の入力端子を接続し、そのドレインＤをＧａ、ＡｓＦＥ
Ｔ４５のゲ−）Ｇ、ＧａＡｓＦＥＴ４６のソースＳとゲ
ートＧおよびＧａ、ＡｓＦＥＴ４７のドレインＤにそれ
ぞれ接続する。このＧａＡｓＦＥＴ４５のドレインＤＫ
、電源電ａＥＶＤＤ（正の電源電圧）を接続し、そのソ
ースＳを複数のダイオード４８から成るレベルシフト回
路に接続する。筐た、ＧａＡｓＦＥＴ４６のドレインＤ
Ｋ ’Ｒ’６ＪＸ電圧ＶＤＤを接続し、ＧａＡｓＦＥ
Ｔ４７のソースｓｆ：接地する。
の入力端子を接続し、そのドレインＤをＧａ、ＡｓＦＥ
Ｔ４５のゲ−）Ｇ、ＧａＡｓＦＥＴ４６のソースＳとゲ
ートＧおよびＧａ、ＡｓＦＥＴ４７のドレインＤにそれ
ぞれ接続する。このＧａＡｓＦＥＴ４５のドレインＤＫ
、電源電ａＥＶＤＤ（正の電源電圧）を接続し、そのソ
ースＳを複数のダイオード４８から成るレベルシフト回
路に接続する。筐た、ＧａＡｓＦＥＴ４６のドレインＤ
Ｋ ’Ｒ’６ＪＸ電圧ＶＤＤを接続し、ＧａＡｓＦＥ
Ｔ４７のソースｓｆ：接地する。
上記ＧａＡｓＦＥＴ４３のドレインＤ Ｋ ＧａＡｓＦ
ＥＴ４９のソースＳを接続する。ＧａＡｓＦＥＴ４９の
ゲートＧにリセット信号Ｒの入力端子を接続し、ドレイ
ンＤ’ｃＧａＡｓＦＥＴ６０のゲー） Ｇ、 ＧａＡｓ
ＦＥＴ５１のドレイ７ｆ）およびＧａＡｓＦＥＴ５２の
ソースＳ。
ＥＴ４９のソースＳを接続する。ＧａＡｓＦＥＴ４９の
ゲートＧにリセット信号Ｒの入力端子を接続し、ドレイ
ンＤ’ｃＧａＡｓＦＥＴ６０のゲー） Ｇ、 ＧａＡｓ
ＦＥＴ５１のドレイ７ｆ）およびＧａＡｓＦＥＴ５２の
ソースＳ。
ゲートＧにそれぞれ接続する。ＧａＡｓＦＥＴ５０のド
レインＤＫ電源電圧ＶＤＤ−を接続し、ソースＳに１０
のダイオード５３から成るレベルシフ）回ｇを接続する
。Ｇａ Ａ ｓ Ｆ’ＥＴ ５２のドレインＤＶＣ電源
電圧ＶＤＤを接続し、ＧａＡｓＦＥＴ５１のノースＳを
接地する。
レインＤＫ電源電圧ＶＤＤ−を接続し、ソースＳに１０
のダイオード５３から成るレベルシフ）回ｇを接続する
。Ｇａ Ａ ｓ Ｆ’ＥＴ ５２のドレインＤＶＣ電源
電圧ＶＤＤを接続し、ＧａＡｓＦＥＴ５１のノースＳを
接地する。
甘た、上記Ｇａ Ａ ｓ １”Ｊ！：Ｔ ４７のゲート
Ｇをダイオード５３のカソードおよびＧａＡｓＦＥＴ５
５のドレインＤに接続するとともにマスターノリツブフ
ロップ回路４０の出ブ］ ｉ’？Ａｆ子Ｑ＋ に接続す
る。Ｇａ、４８ＦＥ１’５５のノースＳおよびゲートＧ
に電源電圧ＶＳＳ（負の電源電圧）を接続する。また、
上記ＧａＡｓＦＥＴ５１のゲート５１のゲートＧをダイ
オード４８のカソードおよびＧａＡｓＦＥＴ５６のドレ
インＤに接続するとともにマスターフリップフロップ回
路４０の出力幅１子Ｑ２に接続する。ＧａＡｓＦＥＴ
５６のノースＳおよびゲートＧに電源電圧Ｖｓｓを接続
する。
Ｇをダイオード５３のカソードおよびＧａＡｓＦＥＴ５
５のドレインＤに接続するとともにマスターノリツブフ
ロップ回路４０の出ブ］ ｉ’？Ａｆ子Ｑ＋ に接続す
る。Ｇａ、４８ＦＥ１’５５のノースＳおよびゲートＧ
に電源電圧ＶＳＳ（負の電源電圧）を接続する。また、
上記ＧａＡｓＦＥＴ５１のゲート５１のゲートＧをダイ
オード４８のカソードおよびＧａＡｓＦＥＴ５６のドレ
インＤに接続するとともにマスターフリップフロップ回
路４０の出力幅１子Ｑ２に接続する。ＧａＡｓＦＥＴ
５６のノースＳおよびゲートＧに電源電圧Ｖｓｓを接続
する。
−また、スレーブフリップフロノブ回路４１のＧ ａ
Ａ ｓ ＦＡ′Ｔ５８のゲー）Ｇに出力臨：子Ｑ、を接
続し、ＧａＡｓＦＥＴ５９のゲーｌ−Ｇに出力端子Ｑ２
を接続する。ＧａＡｓＦＥＴ５８のドレインＤをＧａＡ
ｓＦＥＴ６’６０のドレインＩフに接続し、ＧａＡｓＦ
ＥＴ５９のドレインＤをＧａＡｓＦＥＴ６１のドレイン
Ｄに接続する。このＧａＡｓＦＥＴ６０および６１のゲ
ートＧにクロック信号Ｃをそれぞれ接続する。′１゜た
、ＧａＡｓＦＥＴ５８．５９．６０．６１のソースＳを
それぞれ接地する。ＧａＡｓＦＥＴ６１のドレインＤを
ＧａＡｓＦＥＴ６２のソースＳに接続し、ＧａＡｓＦＥ
Ｔ６２ のドレインＤをＧａＡｓＦＥＴＧ ８のゲー）
Ｇ、ＧａＡｓＦＥＴ６４のソースＳ２よびゲートＧにそ
れぞれ接続する。ＧａＡｓＦＥＴ６３のドレインＤを電
源電圧ＶＤＤに接続し、ソースＳ′ｆ：復数のダイオー
ド６６から成るレベルシフト回路に接続する。ＧａＡｓ
ＦＥＴ６４のドレインＤに′電源電圧ＶＤＤを接続する
。
Ａ ｓ ＦＡ′Ｔ５８のゲー）Ｇに出力臨：子Ｑ、を接
続し、ＧａＡｓＦＥＴ５９のゲーｌ−Ｇに出力端子Ｑ２
を接続する。ＧａＡｓＦＥＴ５８のドレインＤをＧａＡ
ｓＦＥＴ６’６０のドレインＩフに接続し、ＧａＡｓＦ
ＥＴ５９のドレインＤをＧａＡｓＦＥＴ６１のドレイン
Ｄに接続する。このＧａＡｓＦＥＴ６０および６１のゲ
ートＧにクロック信号Ｃをそれぞれ接続する。′１゜た
、ＧａＡｓＦＥＴ５８．５９．６０．６１のソースＳを
それぞれ接地する。ＧａＡｓＦＥＴ６１のドレインＤを
ＧａＡｓＦＥＴ６２のソースＳに接続し、ＧａＡｓＦＥ
Ｔ６２ のドレインＤをＧａＡｓＦＥＴＧ ８のゲー）
Ｇ、ＧａＡｓＦＥＴ６４のソースＳ２よびゲートＧにそ
れぞれ接続する。ＧａＡｓＦＥＴ６３のドレインＤを電
源電圧ＶＤＤに接続し、ソースＳ′ｆ：復数のダイオー
ド６６から成るレベルシフト回路に接続する。ＧａＡｓ
ＦＥＴ６４のドレインＤに′電源電圧ＶＤＤを接続する
。
また、ＧａＡｓＦＥｉ’６０のドレインＤ ｆ ＧａＡ
ｓ ＦＥＴ６８のソースＳに接に売し、ＧａＡｓＦＥＴ
６８のドレインＤ ｆｆ：ＧａＡｓＦＥＴ６９のゲート
ＧＸＧａＡｓＦＥＴ７０のソースＳおよびゲートＧにそ
れぞれ接続する。ＧａＡｓＦＥＴ６９のドレインＤを電
源電圧ＶＤＤに接続し、ソースＳを複数のダイオード７
１からナルレベルシフト回路に接続する。ＧａＡｓＦＥ
Ｔ７０のドレインＤに電′ｇ電圧ＶＤＤを接続する。
ｓ ＦＥＴ６８のソースＳに接に売し、ＧａＡｓＦＥＴ
６８のドレインＤ ｆｆ：ＧａＡｓＦＥＴ６９のゲート
ＧＸＧａＡｓＦＥＴ７０のソースＳおよびゲートＧにそ
れぞれ接続する。ＧａＡｓＦＥＴ６９のドレインＤを電
源電圧ＶＤＤに接続し、ソースＳを複数のダイオード７
１からナルレベルシフト回路に接続する。ＧａＡｓＦＥ
Ｔ７０のドレインＤに電′ｇ電圧ＶＤＤを接続する。
また、ＧａＡｓＦＥＴ６２のゲートＧをダイオード７１
のカソード、ＧａＡｓＦＥＴ４７３のドレインＤおよび
本フリップフロップ回路のグ出力端子にそれぞれ接続す
る。ＧａＡｓＦＥＴ５８６８のゲートＧをダイオード６
６のカソード、ＧａＡｓＦＥＴ７４のドレインＤｋよび
本フリップフロップ回路のＱ出力端子にそれぞれ接続す
る。また、ＧａＡｓＦＥＴ４１ Ｂおよび７４のソース
Ｓ、ゲー１− Ｇに電源電圧Ｖ８Ｓをそれぞれ接続する
。
のカソード、ＧａＡｓＦＥＴ４７３のドレインＤおよび
本フリップフロップ回路のグ出力端子にそれぞれ接続す
る。ＧａＡｓＦＥＴ５８６８のゲートＧをダイオード６
６のカソード、ＧａＡｓＦＥＴ７４のドレインＤｋよび
本フリップフロップ回路のＱ出力端子にそれぞれ接続す
る。また、ＧａＡｓＦＥＴ４１ Ｂおよび７４のソース
Ｓ、ゲー１− Ｇに電源電圧Ｖ８Ｓをそれぞれ接続する
。
このような回路Ｆ成の第一の発明の特徴ある動作を説明
する。本フリップフロップ回路はクロックｆｆｊ号Ｃが
ハイレベルのときマスターフリップフロップ回路４０に
一ヒットイａ号Ｓ葦たはリセット信号Ｒが伝えられ、マ
スターフリップフロップ回路４０の出力はスレーブフリ
ップフロップ回路４１に伝えられｆｊ′い。−万、クロ
ック信号Ｃがロウレベルのときマスターフリップフロッ
プ回路４０の出力はスレーブフリップフロップ回路４１
に伝えられ、セット信号Ｓ−ｔたはリセット信号Ｒはマ
スターフリップフロップ回路４０に伝えられない。
する。本フリップフロップ回路はクロックｆｆｊ号Ｃが
ハイレベルのときマスターフリップフロップ回路４０に
一ヒットイａ号Ｓ葦たはリセット信号Ｒが伝えられ、マ
スターフリップフロップ回路４０の出力はスレーブフリ
ップフロップ回路４１に伝えられｆｊ′い。−万、クロ
ック信号Ｃがロウレベルのときマスターフリップフロッ
プ回路４０の出力はスレーブフリップフロップ回路４１
に伝えられ、セット信号Ｓ−ｔたはリセット信号Ｒはマ
スターフリップフロップ回路４０に伝えられない。
すなわち、クロック信号Ｃがハイレベル、セント信号Ｓ
がハイレベル、リセソ） ＋＝号ｌ？がロウレベルであ
る場合には、１ずＧａＡｓＦＥＴ４２および４３が導通
ずる。この状態でセット信号Ｓが・・イレベルであるた
めＧａＡｓＦＥＴ４４が導通してＧａＡｓＦＥ Ｔ４５
は非導通となり出力端子Ｑ２はロウレベルにセットでれ
る。このとき、交差結線を通してＧａＡｓＦＥＴ５１の
ゲートＧにロウレベルが与えられＧａＡｓ１’ＥＴ５０ ト信号ＲはロウレベルでありＧａＡｓＦＥＴ４９も非導
通となりＧａ、ＡｓＦＥＴ５０のゲートＧはＧａＡｓ１
’ＥＴ５０の％ 源電圧ＶＤＤによりハイレベルとなり
ＧａＡｓ１’ＥＴ５０が導通し、出力端子Ｑ１はハイレ
ベルとなる。このとき、ダイオード５３２よび交差結線
を通してＧａ、ＡｓＦＥＴ４７のゲートＧがノ・イレベ
ルとなりにａＡｓＦ’ＥＴ４７は導通し上記ＧａＡｓＦ
ＥＴ４５のゲートＧのロウレベルが保持される。一方、
スレーブフリップ７０ンプ回路４１はクロック信号Ｃが
ハイレベルであるときにはＧａＡｓＦＥＴ６０および６
１が導通するため出力端子Ｑ１ およびＱ２の出力はス
Ｖ−プフリソブ′フロップ回路４１には伝えられず、ス
レーブフリップフロップ回路４１は前の状態を保つ。
がハイレベル、リセソ） ＋＝号ｌ？がロウレベルであ
る場合には、１ずＧａＡｓＦＥＴ４２および４３が導通
ずる。この状態でセット信号Ｓが・・イレベルであるた
めＧａＡｓＦＥＴ４４が導通してＧａＡｓＦＥ Ｔ４５
は非導通となり出力端子Ｑ２はロウレベルにセットでれ
る。このとき、交差結線を通してＧａＡｓＦＥＴ５１の
ゲートＧにロウレベルが与えられＧａＡｓ１’ＥＴ５０ ト信号ＲはロウレベルでありＧａＡｓＦＥＴ４９も非導
通となりＧａ、ＡｓＦＥＴ５０のゲートＧはＧａＡｓ１
’ＥＴ５０の％ 源電圧ＶＤＤによりハイレベルとなり
ＧａＡｓ１’ＥＴ５０が導通し、出力端子Ｑ１はハイレ
ベルとなる。このとき、ダイオード５３２よび交差結線
を通してＧａ、ＡｓＦＥＴ４７のゲートＧがノ・イレベ
ルとなりにａＡｓＦ’ＥＴ４７は導通し上記ＧａＡｓＦ
ＥＴ４５のゲートＧのロウレベルが保持される。一方、
スレーブフリップ７０ンプ回路４１はクロック信号Ｃが
ハイレベルであるときにはＧａＡｓＦＥＴ６０および６
１が導通するため出力端子Ｑ１ およびＱ２の出力はス
Ｖ−プフリソブ′フロップ回路４１には伝えられず、ス
レーブフリップフロップ回路４１は前の状態を保つ。
ここで、クロック信号Ｃがハイレベル、セット信号Ｓが
ロウレベル、リセット信号Ｒがハイレベルである場合に
はＧａＡｓＦＥＴ４４が非導通となりＧａＡｓＦＥＴ４
９が導通し上記！ｖｂ作と反対の動作が行われ、出力端
子Ｑ１はロウレベルとなり、出力端子Ｑ２は・・イレベ
ルにセットされる。
ロウレベル、リセット信号Ｒがハイレベルである場合に
はＧａＡｓＦＥＴ４４が非導通となりＧａＡｓＦＥＴ４
９が導通し上記！ｖｂ作と反対の動作が行われ、出力端
子Ｑ１はロウレベルとなり、出力端子Ｑ２は・・イレベ
ルにセットされる。
次に、クロック信号Ｃがロウレベルとなると、ＧａＡｓ
ＦＥＴ４２および４８が非導通となりマスターノリツブ
フロップ回路４０はセット信号Ｓまたはリセット信号ノ
ーに応答しない′。一方、スレーブフリップフロップ回
路４０のＧ ａ Ａ ｓ ＦＥＴ６０２よび６１が非導
通となる。この状態で出力端子Ｑ１がハイレベル、出力
１’＋Ａ’＋子Ｑ２がロウレベルである場合には、Ｇａ
Ａｓ１ｉ’Ｅｉ’５９が非導通となる。このため、Ｇ
ａ Ａ ｓ １”ｋｉＴ ０４の７１シ源電田によりＧ
ａＡｓＦＥＴ６３が導通し、Ｑ出力り１１１子に−・イ
レベルが出力される。このとき、ダイオード６６３よび
交差結勝を通してＧａＡｓＦＥＴ ６８のゲートＧが・
・イレベルとなりＧａＡｓＦＥＴ ６８が導通ずる。ま
た、ＧａＡｓＦＥＴ ５８も導通しＧａＡ３ＦＥＴ’
６９が非導通となり益出力端子にロウレベルが出力され
る。
ＦＥＴ４２および４８が非導通となりマスターノリツブ
フロップ回路４０はセット信号Ｓまたはリセット信号ノ
ーに応答しない′。一方、スレーブフリップフロップ回
路４０のＧ ａ Ａ ｓ ＦＥＴ６０２よび６１が非導
通となる。この状態で出力端子Ｑ１がハイレベル、出力
１’＋Ａ’＋子Ｑ２がロウレベルである場合には、Ｇａ
Ａｓ１ｉ’Ｅｉ’５９が非導通となる。このため、Ｇ
ａ Ａ ｓ １”ｋｉＴ ０４の７１シ源電田によりＧ
ａＡｓＦＥＴ６３が導通し、Ｑ出力り１１１子に−・イ
レベルが出力される。このとき、ダイオード６６３よび
交差結勝を通してＧａＡｓＦＥＴ ６８のゲートＧが・
・イレベルとなりＧａＡｓＦＥＴ ６８が導通ずる。ま
た、ＧａＡｓＦＥＴ ５８も導通しＧａＡ３ＦＥＴ’
６９が非導通となり益出力端子にロウレベルが出力され
る。
このとき、交差結線を通してＧａＡｓＦＥ’ｌ’ ６２
のゲートＧがロウレベルとｔすＧａＡｓＦＥＴ ６２の
非導通を保持する。
のゲートＧがロウレベルとｔすＧａＡｓＦＥＴ ６２の
非導通を保持する。
第５図は、第二の発明の一実施例の要部回路構成図であ
る。第二の発明は、第４図に示した第一の発明のスレー
ブフリップフロップ回路４１をマスターフリップフロッ
プ回路４０′とし、マスターフリップフロップ回路４０
をスレーブフリップフロップ回路４１′としたところに
特徴がある。
る。第二の発明は、第４図に示した第一の発明のスレー
ブフリップフロップ回路４１をマスターフリップフロッ
プ回路４０′とし、マスターフリップフロップ回路４０
をスレーブフリップフロップ回路４１′としたところに
特徴がある。
すなわち、マスターフリップフロップ回路４０′のＧａ
Ａｓ １；’ＥＴ ５８ ’のゲートＧにリセット信号
Ｒの入力端子を接続し、ＧａＡｓＦＥＴ ５９ ’のゲ
−）Ｇにセット入力信号Ｓの入力端子を接続する。
Ａｓ １；’ＥＴ ５８ ’のゲートＧにリセット信号
Ｒの入力端子を接続し、ＧａＡｓＦＥＴ ５９ ’のゲ
−）Ｇにセット入力信号Ｓの入力端子を接続する。
ＧａＡｓＦＥｉ’ ５８’のドレインＤをＧ（ＬＡ８
ＦＥＴ６０′のドレインＤに接続し、ＧａＡｓＦＥ’ｌ
’ ５９’のドレインＤをＧａＡｓＦＥｉ’ ６１’の
ドレインＤに接続する。このＧａＡｓ ＦＥｉ’ ６０
’ オよび６１′のゲートＧに反転クロック信号υを
それぞれ接続する。壕だ、ＧａＡ３ＦＥ’ｌ’ ５８’
、５９′、６０′、６１′のソースＳをそれぞれ接地す
る。ＪＧｃＬＡｓＦＥＴ６１’のドレインＤをＧａＡｓ
ＦＥＴ ６２’のソースＳＶＣ接続し、Ｇ ｃＬＡ ｓ
Ｆ ｌｂ Ｔ ６２ ’のドレインＤをＧａＡ ｓ
Ｆ Ｅ７’ ６３ ’のゲートＧＸＧαＡｓＦＥＴ６４
’のソースＳおよびゲートＧにそれぞれ接続する。Ｇａ
Ａｓ Ｉ’ｈ ７’ ｂ ３ ’のドレインＤを電源電
圧ＶＤＤに接続し、ノースＳを複数のダイオード６６′
から成るレベルシフト回路に接続する。
ＦＥＴ６０′のドレインＤに接続し、ＧａＡｓＦＥ’ｌ
’ ５９’のドレインＤをＧａＡｓＦＥｉ’ ６１’の
ドレインＤに接続する。このＧａＡｓ ＦＥｉ’ ６０
’ オよび６１′のゲートＧに反転クロック信号υを
それぞれ接続する。壕だ、ＧａＡ３ＦＥ’ｌ’ ５８’
、５９′、６０′、６１′のソースＳをそれぞれ接地す
る。ＪＧｃＬＡｓＦＥＴ６１’のドレインＤをＧａＡｓ
ＦＥＴ ６２’のソースＳＶＣ接続し、Ｇ ｃＬＡ ｓ
Ｆ ｌｂ Ｔ ６２ ’のドレインＤをＧａＡ ｓ
Ｆ Ｅ７’ ６３ ’のゲートＧＸＧαＡｓＦＥＴ６４
’のソースＳおよびゲートＧにそれぞれ接続する。Ｇａ
Ａｓ Ｉ’ｈ ７’ ｂ ３ ’のドレインＤを電源電
圧ＶＤＤに接続し、ノースＳを複数のダイオード６６′
から成るレベルシフト回路に接続する。
ＧａＡｓＦＥｉ’ ６４’のドレインＤに電源電圧Ｖ９
゜を接続する。
゜を接続する。
また、ＧａＡｓ ｈ’Ｅｉ’ ６０ ’のドレインＤを
ＧａＡｓＦＥＴ６８’のソースＳ ＶＣ４ｉ２ 続し、
ＧａＡｓＦＥＴ６８′のドレインＤをＧ ｔｔＡ ｓ
Ｉ’ｌｌ ｉ’ ５９ ’のゲー）ＧＸＧａＡｓｈ’Ｅ
ｉ’ ７０’のソースＳおよびゲートＧにそれぞれ従続
する。ＧａＡｓ ｌ；’ＥＴ ６９ ’のドレインＤを
電源電圧ＶＩＭ）に接続し、ノースＳを複数のダイオー
ド７１から成るレベルシフト回路に接続する。ＧａＡｓ
ＦＥＴ ７０’のドレインＤに′電源電圧ＶＤＤを接続
する。
ＧａＡｓＦＥＴ６８’のソースＳ ＶＣ４ｉ２ 続し、
ＧａＡｓＦＥＴ６８′のドレインＤをＧ ｔｔＡ ｓ
Ｉ’ｌｌ ｉ’ ５９ ’のゲー）ＧＸＧａＡｓｈ’Ｅ
ｉ’ ７０’のソースＳおよびゲートＧにそれぞれ従続
する。ＧａＡｓ ｌ；’ＥＴ ６９ ’のドレインＤを
電源電圧ＶＩＭ）に接続し、ノースＳを複数のダイオー
ド７１から成るレベルシフト回路に接続する。ＧａＡｓ
ＦＥＴ ７０’のドレインＤに′電源電圧ＶＤＤを接続
する。
また、ＧａＡｓ ＦＥＴ ｔｉ ２ ’のゲートＧをダ
イオード７１’のカソード、ＧａＡｓＦＥＴ ７ Ｂ’
のドレインＤおよびマスターフリップフロップ回１１４
１４４０′の出力端子Ｑ１ にそれぞれ接続する。Ｇａ
ＡｓＦＥＴ６３６Ｂ’のゲートＧをダイオード６６′の
カソード、ＧａＡｓＦＥＴ ７４’のドレインＤおよび
マスターフリップフロップ回路４０′の出力端子Ｑ２に
それぞれ接続する。また、ＧａＡｓ ＦＥＴ７３′およ
び７４′のソースＳ２よびゲートＧに電源室ＥＥＶ８Ｓ
をそれぞれ接続する。
イオード７１’のカソード、ＧａＡｓＦＥＴ ７ Ｂ’
のドレインＤおよびマスターフリップフロップ回１１４
１４４０′の出力端子Ｑ１ にそれぞれ接続する。Ｇａ
ＡｓＦＥＴ６３６Ｂ’のゲートＧをダイオード６６′の
カソード、ＧａＡｓＦＥＴ ７４’のドレインＤおよび
マスターフリップフロップ回路４０′の出力端子Ｑ２に
それぞれ接続する。また、ＧａＡｓ ＦＥＴ７３′およ
び７４′のソースＳ２よびゲートＧに電源室ＥＥＶ８Ｓ
をそれぞれ接続する。
−万、スレーブフリップ７０ツブ回路４１’のＧａＡ３
ＦＥＴ ４２’および４３′のゲートＧに反転クロック
信号σをそれぞれ接続し、このＧａＡｓ１１′ＥＴ４２
′および４３′のソースＳ′ｆニーすれぞれ接地する。
ＦＥＴ ４２’および４３′のゲートＧに反転クロック
信号σをそれぞれ接続し、このＧａＡｓ１１′ＥＴ４２
′および４３′のソースＳ′ｆニーすれぞれ接地する。
このＧａＡｓＦＥＴ ４２’のドレインＤにＧａＡｓ
ＦＥＴ ４４ ’のソースＳを接続する。このＧａＡｓ
ＦＥＴ ４４’のゲートＧに出力端子Ｑ２を接続し、そ
のドレインＤをＧａＡｓＦＥＴ ４５’のゲー１−０％
ＧＯ，Ａ８１？Ｅ７’ ４６ ’の７−１．ｓとゲ−
）ＧおよびＧａＡ３ＦＥＴ’ ４７’のドレインＤＩＣ
それぞれ接続する。このＧａ Ａ ｓ Ｆ Ｅ Ｔ ４
５ ’のドレインＤＶＣ電源？ｉＥ ＥＥ ＶＤ ｒ）
を接続し、そのソースＳを複数のダイオード４８′から
成るレベルシフト回路に接続する。丑た、ＧａＡｓ Ｆ
’ＥＴ ４６ ’のドレインＤに電源電圧ＶＤＤを糸紐
し、ＧａＡ ｓ Ｆ Ｅ Ｔ４７′のソースＳを接地す
る。
ＦＥＴ ４４ ’のソースＳを接続する。このＧａＡｓ
ＦＥＴ ４４’のゲートＧに出力端子Ｑ２を接続し、そ
のドレインＤをＧａＡｓＦＥＴ ４５’のゲー１−０％
ＧＯ，Ａ８１？Ｅ７’ ４６ ’の７−１．ｓとゲ−
）ＧおよびＧａＡ３ＦＥＴ’ ４７’のドレインＤＩＣ
それぞれ接続する。このＧａ Ａ ｓ Ｆ Ｅ Ｔ ４
５ ’のドレインＤＶＣ電源？ｉＥ ＥＥ ＶＤ ｒ）
を接続し、そのソースＳを複数のダイオード４８′から
成るレベルシフト回路に接続する。丑た、ＧａＡｓ Ｆ
’ＥＴ ４６ ’のドレインＤに電源電圧ＶＤＤを糸紐
し、ＧａＡ ｓ Ｆ Ｅ Ｔ４７′のソースＳを接地す
る。
Ｌ記ＧａＡｓ ＦＥＴ ４３ ’のドレインＤにＧａＡ
ｓＦＥＴ４９’のノースＳを１−乏続する。ＧａＡｓＦ
ＥＴ４９′のゲー１− Ｇに出力ψｊ１１（子Ｑ、 を
接続し、ドレインＤをＧａＡＳ ｉ”Ｅｉ’ ５０ ’
のゲー） Ｇ、 ＧｔｘＡＳＦ ＡＩ ７１ 、’ ｉ
／のドレインＤおよびＧａ、ＡｓＦＥ１５２′のソー
スＳ１ゲートＧにそれぞれ裏続する。
ｓＦＥＴ４９’のノースＳを１−乏続する。ＧａＡｓＦ
ＥＴ４９′のゲー１− Ｇに出力ψｊ１１（子Ｑ、 を
接続し、ドレインＤをＧａＡＳ ｉ”Ｅｉ’ ５０ ’
のゲー） Ｇ、 ＧｔｘＡＳＦ ＡＩ ７１ 、’ ｉ
／のドレインＤおよびＧａ、ＡｓＦＥ１５２′のソー
スＳ１ゲートＧにそれぞれ裏続する。
ＧａＡ３ＦＥＴ’ ５０’のドレイ’／Ｉ）ＶｔＣ電源
電圧ＶＤＤを接続し、ソースＳＫ包数のダイオード５３
′かう成ルレベルシフト回路を接続する。ＧａＡｓ Ｆ
Ｅ’ｌ’５２′のトレインＤ１ｆＬｃ：１ｉ源電Ｉｔ
ＶＤＤ ｔ ｇ ａ Ｌ、ＧａＡｓ Ｊｊ’ＥＴ ５１
’のソースＳを接地する。
電圧ＶＤＤを接続し、ソースＳＫ包数のダイオード５３
′かう成ルレベルシフト回路を接続する。ＧａＡｓ Ｆ
Ｅ’ｌ’５２′のトレインＤ１ｆＬｃ：１ｉ源電Ｉｔ
ＶＤＤ ｔ ｇ ａ Ｌ、ＧａＡｓ Ｊｊ’ＥＴ ５１
’のソースＳを接地する。
また、上記ＧａＡｓＦＥＴ ４７ ’のゲートＧをダイ
オード５３′のカソードおよびＧａＡｓＦＥＴ５５′の
トンインＤに接続するとともに本ノリノブフロツブ回路
のζ出力端子に接続する。Ｇ（ＺＡＳＦＥＴ５５’のソ
ースＳ３よびゲートＧに電源電圧ＶＳ８を接続する。１
だ、上記ＧａＡｓ Ｆ ＥＥ５１ ’のゲートＧをダイ
オード４８′のカソード２よびＧａＡｓＦＥＴ ５６’
のドレインＤに接続するとともに本フリップフロップ回
路のＱｔＢ力端子に接続する。ＧａＡｓ ＦＥｉ’ ５
６ ’のソースＳおよびゲートＧに電源電圧Ｖｓｓを接
続する。
オード５３′のカソードおよびＧａＡｓＦＥＴ５５′の
トンインＤに接続するとともに本ノリノブフロツブ回路
のζ出力端子に接続する。Ｇ（ＺＡＳＦＥＴ５５’のソ
ースＳ３よびゲートＧに電源電圧ＶＳ８を接続する。１
だ、上記ＧａＡｓ Ｆ ＥＥ５１ ’のゲートＧをダイ
オード４８′のカソード２よびＧａＡｓＦＥＴ ５６’
のドレインＤに接続するとともに本フリップフロップ回
路のＱｔＢ力端子に接続する。ＧａＡｓ ＦＥｉ’ ５
６ ’のソースＳおよびゲートＧに電源電圧Ｖｓｓを接
続する。
このような回路構成の第二の発明の特徴ある動作を説明
する。本フリップフロップ回路は反転クロック信号Ｃが
ロウレベル（クロック信号Ｃは・・インベル）のトキマ
スターフリツフリロツブ回路４０′にセット信号Ｓまた
はリセノＨ酉号Ｒが伝えられ、マスターフリップフロッ
プ回路４０′の出力はスレーブフリップフロップ回路４
１′に伝えられない。一方、反転クロック信号でか・・
インベル（クロック信号（１’はロウレベル） ０）
ト＠マスター７リノブフロソブ回路４０′の出力はスレ
ーブフリップフロップ回路４１′に伝えられ、セント信
号Ｓ１だはり七ッｌ−信号Ｒはマスターフリップフロッ
プ回路４０’に伝えられない。
する。本フリップフロップ回路は反転クロック信号Ｃが
ロウレベル（クロック信号Ｃは・・インベル）のトキマ
スターフリツフリロツブ回路４０′にセット信号Ｓまた
はリセノＨ酉号Ｒが伝えられ、マスターフリップフロッ
プ回路４０′の出力はスレーブフリップフロップ回路４
１′に伝えられない。一方、反転クロック信号でか・・
インベル（クロック信号（１’はロウレベル） ０）
ト＠マスター７リノブフロソブ回路４０′の出力はスレ
ーブフリップフロップ回路４１′に伝えられ、セント信
号Ｓ１だはり七ッｌ−信号Ｒはマスターフリップフロッ
プ回路４０’に伝えられない。
ｔｌ、Ｌわち、反転クロック信号υがロウレベル、セッ
ト信号Ｓが・・インベル、リセット信号Ｒがロウレベル
である場合には、寸ずマスターフリップフロップ回路４
０′のＧａＡｓＦＥＴ ６０’および６１′が非導通と
なる。リセット信号ＲはロウレベルであるのでＧａＡ３
ＦＥＴ ５８’も非導通と１了り、ＧａＡ３ＦＥ’ｌ’
７０ ’の電源電圧によりＧａＡｓＦ Ｅ Ｔ （５
９’が導）１ｎシ、Ｑｌ 出力端子にハイレベルが出力
される。このとき、ダイオード７１′および交差結線を
辿してＧａＡ３ＦＥＴ“６２′のゲートＧがハイレベル
となりＧａＡｓ ＦＥｉ’ ６２ ’が導通ずる。葦た
、七ノド信号Ｓが・・インベルであるのでＧ ａ Ａ
Ｓ ／’ Ａ ７’ ５９ ’も４通しＧａＡ、ｓ Ｆ
ＥＴ ６３ ’のゲートＧがロウレベルとなりＧａ Ａ
ｓ Ｆ Ｅ ７’ ６８ ’が非導通となり出力端子
Ｑ２にロウレベルが出力−５ｈ）’、−乙のノーｋ 、
’７ｇ？ＭＲ：＋ ６−１山ｊ て（：ｎ、Ａｐ、Ｐ１
ｉ’：’Ｉ’６８′のゲートＧがロウレベルとなりＧａ
Ａｓ１ｌ′ＥＴ６８′の非導通を保持する。
ト信号Ｓが・・インベル、リセット信号Ｒがロウレベル
である場合には、寸ずマスターフリップフロップ回路４
０′のＧａＡｓＦＥＴ ６０’および６１′が非導通と
なる。リセット信号ＲはロウレベルであるのでＧａＡ３
ＦＥＴ ５８’も非導通と１了り、ＧａＡ３ＦＥ’ｌ’
７０ ’の電源電圧によりＧａＡｓＦ Ｅ Ｔ （５
９’が導）１ｎシ、Ｑｌ 出力端子にハイレベルが出力
される。このとき、ダイオード７１′および交差結線を
辿してＧａＡ３ＦＥＴ“６２′のゲートＧがハイレベル
となりＧａＡｓ ＦＥｉ’ ６２ ’が導通ずる。葦た
、七ノド信号Ｓが・・インベルであるのでＧ ａ Ａ
Ｓ ／’ Ａ ７’ ５９ ’も４通しＧａＡ、ｓ Ｆ
ＥＴ ６３ ’のゲートＧがロウレベルとなりＧａ Ａ
ｓ Ｆ Ｅ ７’ ６８ ’が非導通となり出力端子
Ｑ２にロウレベルが出力−５ｈ）’、−乙のノーｋ 、
’７ｇ？ＭＲ：＋ ６−１山ｊ て（：ｎ、Ａｐ、Ｐ１
ｉ’：’Ｉ’６８′のゲートＧがロウレベルとなりＧａ
Ａｓ１ｌ′ＥＴ６８′の非導通を保持する。
一方、スレーブフリップ７０ツブ回路４１′はＧａＡｓ
ＦＥＴ ４２’ ＆よび４３′が非導通となるため出力
４子Ｑ１およびＱ２の出力はスレーブフリップフロップ
回路４１′には伝えられず、スレーブフリップフロップ
回路４１′は前の状態を保つ。
ＦＥＴ ４２’ ＆よび４３′が非導通となるため出力
４子Ｑ１およびＱ２の出力はスレーブフリップフロップ
回路４１′には伝えられず、スレーブフリップフロップ
回路４１′は前の状態を保つ。
ここで、反転クロック信号σがロウレベル、セント信号
Ｓがロウレベルへ リセット信号Ｒが・・インベルであ
る場合には、ＧａＡｓＦＥＴ ５８’が導通し、ＧａＡ
ｓＦＥＴ ５９’が非導通とｐり上記動作と反対の動作
が行われ、出力端子Ｑ１にロウレベルが出力され、出力
端子Ｑ２に−・インベルが出力される。
Ｓがロウレベルへ リセット信号Ｒが・・インベルであ
る場合には、ＧａＡｓＦＥＴ ５８’が導通し、ＧａＡ
ｓＦＥＴ ５９’が非導通とｐり上記動作と反対の動作
が行われ、出力端子Ｑ１にロウレベルが出力され、出力
端子Ｑ２に−・インベルが出力される。
仄に、反転クロック信号ごが−・インベルとなると、Ｇ
ａＡｓＦＥＴ ６０’および６１′は導通し−ｔｅｌ。
ａＡｓＦＥＴ ６０’および６１′は導通し−ｔｅｌ。
ターンリップ７０ツブ回路４０′はセット信号Ｓ″！、
たはリセット信号Ｒに応答しない。一方、スレーブフリ
ップフロップ回路４１′のＧａＡｓＦ’ＥＴ４２′２よ
び４３′が導通する。この状態で出力端子Ｑ１がハイレ
ベル、出力端子Ｑ２がロウレベルである場合には、Ｇａ
ＡｓＦＥＴ ４９’が導通し、ＧａＡｓＦＥＴ ４４’
が非導通となる。このため、ＧａＡｓ ｌ”Ｅ Ｔ ５
０ ’のゲートＧはロウレベルとなりＧａＡｓＦＥＴ
５０’は非導通となり互出力端子はロウレベルにセット
される。このとき、交差結線を通してＧａＡｓ ＦＥＴ
４７ ’のゲートＧにロウレベルが与えられＧａＡｓ
ＦＥＴ ４７ ’は非導通となる。１だ、ＧａＡｓ’
ｌ＃ｌＴ ４４ ’は非導１ｍテありＧａＡｓ １ｉ’
ＥＴ ４５ ’のゲートＧはＧ（ＬＡ８ ＦＥＴ４６′
の電源電圧ＶＤＤＫよりハイレベルとなりＧａＡｓ Ｆ
ＥＴ ４５ ’が導通し出力端子Ｑはハイレベルとなる
。このとき、ダイオード４８′およびｙ差結線を通して
ＧａＡｓＦＥＴ’ ５１’のゲー１− Ｇがハイレベル
とηｆすＧ−ａ、Ａ８ Ｆ ＥＴ５１ ’は導通し上記
ＧａＡｓ １ｊ’ＥＴ５０ ’のゲートＧのロウレベル
が保持きれる。このように反転クロック信号υがハイレ
ベルのトキはマスターフリップフロップ回路４０′の出
力がスターフリッフロップ回路４１′に伝えられる。
たはリセット信号Ｒに応答しない。一方、スレーブフリ
ップフロップ回路４１′のＧａＡｓＦ’ＥＴ４２′２よ
び４３′が導通する。この状態で出力端子Ｑ１がハイレ
ベル、出力端子Ｑ２がロウレベルである場合には、Ｇａ
ＡｓＦＥＴ ４９’が導通し、ＧａＡｓＦＥＴ ４４’
が非導通となる。このため、ＧａＡｓ ｌ”Ｅ Ｔ ５
０ ’のゲートＧはロウレベルとなりＧａＡｓＦＥＴ
５０’は非導通となり互出力端子はロウレベルにセット
される。このとき、交差結線を通してＧａＡｓ ＦＥＴ
４７ ’のゲートＧにロウレベルが与えられＧａＡｓ
ＦＥＴ ４７ ’は非導通となる。１だ、ＧａＡｓ’
ｌ＃ｌＴ ４４ ’は非導１ｍテありＧａＡｓ １ｉ’
ＥＴ ４５ ’のゲートＧはＧ（ＬＡ８ ＦＥＴ４６′
の電源電圧ＶＤＤＫよりハイレベルとなりＧａＡｓ Ｆ
ＥＴ ４５ ’が導通し出力端子Ｑはハイレベルとなる
。このとき、ダイオード４８′およびｙ差結線を通して
ＧａＡｓＦＥＴ’ ５１’のゲー１− Ｇがハイレベル
とηｆすＧ−ａ、Ａ８ Ｆ ＥＴ５１ ’は導通し上記
ＧａＡｓ １ｊ’ＥＴ５０ ’のゲートＧのロウレベル
が保持きれる。このように反転クロック信号υがハイレ
ベルのトキはマスターフリップフロップ回路４０′の出
力がスターフリッフロップ回路４１′に伝えられる。
第６図は、第三の発明の実施例の要部回路構成図である
。第三の発明はマスタースレーブ式ＪＫフリップフロッ
プ回路を構成したところに特徴がある。すなわち、マス
ターフリップフロップ回路４０″のＧ（ｚＡｓ Ｆ Ｅ
Ｔ ５８ 〃のゲートＧＫ反転に信号にの大男端子を
接続し、ＧａＡｓ ＦＥ’ｌ’ ５９ ″のゲートＧに
反転Ｊ信号ｊの入力端子を接続する。
。第三の発明はマスタースレーブ式ＪＫフリップフロッ
プ回路を構成したところに特徴がある。すなわち、マス
ターフリップフロップ回路４０″のＧ（ｚＡｓ Ｆ Ｅ
Ｔ ５８ 〃のゲートＧＫ反転に信号にの大男端子を
接続し、ＧａＡｓ ＦＥ’ｌ’ ５９ ″のゲートＧに
反転Ｊ信号ｊの入力端子を接続する。
ＧａＡ３ＦＥＴ６３５８“のドレインＤをＧａＡｓＦＥ
Ｔ６０“のドレインＤに接続し、ＧａＡｓＦＥＴ ５９
”のドレインＤをＧａＡｓＦＥＴ ６１“のドレインＤ
に接続する。このＧａＡｓＦＥＴ ６０“および６１″
のゲートＧＫ反転クロック信号でをそれぞれ接続する。
Ｔ６０“のドレインＤに接続し、ＧａＡｓＦＥＴ ５９
”のドレインＤをＧａＡｓＦＥＴ ６１“のドレインＤ
に接続する。このＧａＡｓＦＥＴ ６０“および６１″
のゲートＧＫ反転クロック信号でをそれぞれ接続する。
また、ＧａＡｓＦＥＴ ５８“のドレインＤにＧ ａ
Ａ ｓ Ｆ Ｉ！Ｊ’ Ｔ ７ ’ ７のドレインＤを
接続し、このＧａＡｓＦＥＴ ７７のゲートＧに本フリ
ップフロップ回路のＱ出力端子を接続する。また、Ｇａ
ＡｓＦＥＴ５９“のドレインＤにＧａＡｓＦＥＴ ７８
のドレインＤを接続−し、このＧａＡｓＦＥＴ ７８の
ゲートＧに本フリップフロップ回路のく出力端子を接続
する。このＧａＡｓＦＥＴ’Ｔ ７７．５８／＜ ６ｏ
／４６ｘ／ｉ５９”および７８のソースＳをそれぞれ接
地する。
Ａ ｓ Ｆ Ｉ！Ｊ’ Ｔ ７ ’ ７のドレインＤを
接続し、このＧａＡｓＦＥＴ ７７のゲートＧに本フリ
ップフロップ回路のＱ出力端子を接続する。また、Ｇａ
ＡｓＦＥＴ５９“のドレインＤにＧａＡｓＦＥＴ ７８
のドレインＤを接続−し、このＧａＡｓＦＥＴ ７８の
ゲートＧに本フリップフロップ回路のく出力端子を接続
する。このＧａＡｓＦＥＴ’Ｔ ７７．５８／＜ ６ｏ
／４６ｘ／ｉ５９”および７８のソースＳをそれぞれ接
地する。
ＧａＡｓ ＦＥ’ｌ’ ６１ ”のドレインＤ＠−Ｇａ
ＡｓＦＥＴ６２“のソースＳに接続し、ＧａＡｓＦＥ：
Ｔ ６２“のドレインＤｆ：ＧａＡｓＦＥＴ６３“のゲ
ートＧ１ＧａＡｓ ＦＥ’ｌ” ６４ ”のソースＳお
よびゲートＧにそれぞれ接続する。ＧａＡ３ＦＥＴ６３
“のドレインＤを電源電圧ＶＤＤＫ接続し、ソースＳを
複数のダイオード６６“から成るレベルシフト回路に接
続する。ＧａＡｓＦＥＴ ６４“のドレインＤに電源電
圧ＶＤＤを接続する。
ＡｓＦＥＴ６２“のソースＳに接続し、ＧａＡｓＦＥ：
Ｔ ６２“のドレインＤｆ：ＧａＡｓＦＥＴ６３“のゲ
ートＧ１ＧａＡｓ ＦＥ’ｌ” ６４ ”のソースＳお
よびゲートＧにそれぞれ接続する。ＧａＡ３ＦＥＴ６３
“のドレインＤを電源電圧ＶＤＤＫ接続し、ソースＳを
複数のダイオード６６“から成るレベルシフト回路に接
続する。ＧａＡｓＦＥＴ ６４“のドレインＤに電源電
圧ＶＤＤを接続する。
また、ＧａＡｓ１ｊ’Ｅ’ｌ’ ６０“のドレインＤを
ＧａＡｓＦＥＡＴ ６８“のソースｓに接続し、ＧａＡ
３ＦＥＴ６３“のドレインＤｆ：ＧａＡｓＦＥ’ｌ”
６９“のゲー）Ｇ、ＧａＡｓＦＥＴ’ ７０”の：／−
スＢ−５，−よびゲー）ＧＫそれぞれ接続する。ＧａＡ
ｓＦＥ’ｌ’６９” のドレインＤを電踪電ＩＥ Ｖｏ
ｏに壌続し、ソースＳを複ＩＩ Ｃ１） タイオード７
１”から成るレベルシフト回路に接続する。ＧａＡｓＦ
ＥＴ’ ７０“ノドレインＤに電源電圧ＶＴ）Ｄを接続
する。
ＧａＡｓＦＥＡＴ ６８“のソースｓに接続し、ＧａＡ
３ＦＥＴ６３“のドレインＤｆ：ＧａＡｓＦＥ’ｌ”
６９“のゲー）Ｇ、ＧａＡｓＦＥＴ’ ７０”の：／−
スＢ−５，−よびゲー）ＧＫそれぞれ接続する。ＧａＡ
ｓＦＥ’ｌ’６９” のドレインＤを電踪電ＩＥ Ｖｏ
ｏに壌続し、ソースＳを複ＩＩ Ｃ１） タイオード７
１”から成るレベルシフト回路に接続する。ＧａＡｓＦ
ＥＴ’ ７０“ノドレインＤに電源電圧ＶＴ）Ｄを接続
する。
また、ＧａＡｓＦＥＴ ６２”のゲートＧをダイオード
７１”のカソード、ＧａＡｓＦ Ｅ Ｔ ７３ ”のド
レインＤおよびマスターフリップフロップ回路４０“の
出′力端子Ｑ１にそれぞれ接続する。ＧａＡｓＦＥＴ６
８“のゲートＧをダイオード６６″のカソード−ＧａＡ
ｓＦＥＴ ７４“のドレインＤおよびマ・スターフリッ
プフロップ回路４ｏ“の出力端子Ｑ２にそれぞれ接続す
る。このＧａＡｓＦＥＴ ７３〃および７４“のソース
Ｓおよびゲー）Ｇに電源電圧Ｖ８８をそれぞれ接続する
。
７１”のカソード、ＧａＡｓＦ Ｅ Ｔ ７３ ”のド
レインＤおよびマスターフリップフロップ回路４０“の
出′力端子Ｑ１にそれぞれ接続する。ＧａＡｓＦＥＴ６
８“のゲートＧをダイオード６６″のカソード−ＧａＡ
ｓＦＥＴ ７４“のドレインＤおよびマ・スターフリッ
プフロップ回路４ｏ“の出力端子Ｑ２にそれぞれ接続す
る。このＧａＡｓＦＥＴ ７３〃および７４“のソース
Ｓおよびゲー）Ｇに電源電圧Ｖ８８をそれぞれ接続する
。
一方、スレーブフリップフロップ回路４１“のＧａＡｓ
ＦＥＴ ４２“および４８“のゲヘトＧに反転クロック
信号Ｃをそれぞれ接続し、このにａＡｓＦＥＴ４２”お
よび４３“のソースＳをそれぞれ接地する。このＧａＡ
ｓＦＥＴ ４２”のドレインＤにＧａＡｓＦＥＴ ４４
“のソースＳを接続する。このＧａＡｓＦＥＴ ４４”
めゲートＧに出力端子ゐ２を接続し、そのドレインＤを
ＧａＡｓＦＥＴ ４５“のゲー） Ｇ、 ＧａＡｓＦＥ
Ｔ ４６“のソースＳとゲー！−ＧおよびＧａＡｓＦＥ
Ｔ ４７ ” （７）ドレイ／Ｄにそれぞれ接続する。
ＦＥＴ ４２“および４８“のゲヘトＧに反転クロック
信号Ｃをそれぞれ接続し、このにａＡｓＦＥＴ４２”お
よび４３“のソースＳをそれぞれ接地する。このＧａＡ
ｓＦＥＴ ４２”のドレインＤにＧａＡｓＦＥＴ ４４
“のソースＳを接続する。このＧａＡｓＦＥＴ ４４”
めゲートＧに出力端子ゐ２を接続し、そのドレインＤを
ＧａＡｓＦＥＴ ４５“のゲー） Ｇ、 ＧａＡｓＦＥ
Ｔ ４６“のソースＳとゲー！−ＧおよびＧａＡｓＦＥ
Ｔ ４７ ” （７）ドレイ／Ｄにそれぞれ接続する。
このＧａＡｓＦＥＴ ４５”のドレインＤに電源電圧Ｖ
ＤＤを接続し、そのソースＳを複数のダイオード４８〃
から成るレベルシフト回路に接続する。寸た、Ｇａｄｓ
ｌ；’ＥＴ４６”のドレインＤ Ｋ ７Ｍ、源電圧ＶＤ
Ｄを接続し、ＧａＡｓＦＥＴ４７“のソースＳを接地す
る。
ＤＤを接続し、そのソースＳを複数のダイオード４８〃
から成るレベルシフト回路に接続する。寸た、Ｇａｄｓ
ｌ；’ＥＴ４６”のドレインＤ Ｋ ７Ｍ、源電圧ＶＤ
Ｄを接続し、ＧａＡｓＦＥＴ４７“のソースＳを接地す
る。
上記ＧａＡｓＦＥＴ ４．３“のドレインＤにＧａＡｓ
Ｆ”ＥＴ４９〃のソースＳを接続する。Ｇ ａ Ａ ｓ
ＦＥ Ｔ４９〃のゲートＧに出方端子Ｑ、を接続し、ト
レーインＤをＧａＡｓＦＥＴ ５０”のゲートＧＸＧａ
ＡｓＦＥｉ’５１“のドレインＤおよびＧａＡｓＦＥＴ
５２”のソースＳ、ゲートＧにそれぞれ接続する。Ｇａ
４ｓＦ Ｅ Ｔ ５０“のトレ・ｒンＤに電源電圧Ｖ］
）Ｄを接続し、ソースＳ Ｋ ？、ａ数のダイオード５
３″から成るレベルシフト回路を接続する。ＧａＡｓＦ
ＥＴ ５２”のドレインＤに’１１４’、 ｌ（Ｊ、
７１ｊ ＩＪＥ ＶＤｌ）を接、読し、ＧａＡｓＦＥＴ
５１“のノースＳを良地する。
Ｆ”ＥＴ４９〃のソースＳを接続する。Ｇ ａ Ａ ｓ
ＦＥ Ｔ４９〃のゲートＧに出方端子Ｑ、を接続し、ト
レーインＤをＧａＡｓＦＥＴ ５０”のゲートＧＸＧａ
ＡｓＦＥｉ’５１“のドレインＤおよびＧａＡｓＦＥＴ
５２”のソースＳ、ゲートＧにそれぞれ接続する。Ｇａ
４ｓＦ Ｅ Ｔ ５０“のトレ・ｒンＤに電源電圧Ｖ］
）Ｄを接続し、ソースＳ Ｋ ？、ａ数のダイオード５
３″から成るレベルシフト回路を接続する。ＧａＡｓＦ
ＥＴ ５２”のドレインＤに’１１４’、 ｌ（Ｊ、
７１ｊ ＩＪＥ ＶＤｌ）を接、読し、ＧａＡｓＦＥＴ
５１“のノースＳを良地する。
また、上記ＧαＡ Ｓ １７“ＥＴ４７〃のゲートＧを
ダイオード５３〃のカソードおよびＧ ａ Ａ ｓ １
；” Ｅ Ｔ ５５ ”の・ドレインＤに接続するとと
もに本フリップフロップ回路のζ出力端子に接続する。
ダイオード５３〃のカソードおよびＧ ａ Ａ ｓ １
；” Ｅ Ｔ ５５ ”の・ドレインＤに接続するとと
もに本フリップフロップ回路のζ出力端子に接続する。
ＧａＡｓＦＥＴ５５“のソースＳおよびゲートＧに電源
室［ＥＶｓｓを接続する。寸た、上記ＧａＡｓＦＥＴ
５１“のゲ−）Ｇをダイオード４８“のカソードおよび
Ｇａ Ａ ５ＦＥＴ５６“のドレインＤに接続するとと
もに本フリップフロップ回路のζ出力端子に接続する。
室［ＥＶｓｓを接続する。寸た、上記ＧａＡｓＦＥＴ
５１“のゲ−）Ｇをダイオード４８“のカソードおよび
Ｇａ Ａ ５ＦＥＴ５６“のドレインＤに接続するとと
もに本フリップフロップ回路のζ出力端子に接続する。
ＧａＡｓＦＥＴ ５６”のソースＳ２よびゲートＧに電
源電圧ＶＳＳを接続する。
源電圧ＶＳＳを接続する。
このような回路構成の第三の発明の特徴ある動作を説明
する。本フリップフロップ回路は反転クロック信号υが
ロウレベル（クロック信号Ｃは）・インベル）のトキマ
スターフリソプフロソフ回路４０“にＪ信号およびに信
号が伝えられ、マスターフリップフロップ回路４０″の
出力はスレーブフリップ７０ツブ回路４１“に伝えられ
ない。一方、反転クロック信号がハイレベル（クロック
信号Ｃはロウレベル）のときマスターフリップフロップ
回路４０″の出力はスレーブフリップ′フロップ回路４
１〃匡伝えられ、Ｊ信号およびに信号はマスターフリッ
プフロップ回路４０“に伝えられない。
する。本フリップフロップ回路は反転クロック信号υが
ロウレベル（クロック信号Ｃは）・インベル）のトキマ
スターフリソプフロソフ回路４０“にＪ信号およびに信
号が伝えられ、マスターフリップフロップ回路４０″の
出力はスレーブフリップ７０ツブ回路４１“に伝えられ
ない。一方、反転クロック信号がハイレベル（クロック
信号Ｃはロウレベル）のときマスターフリップフロップ
回路４０″の出力はスレーブフリップ′フロップ回路４
１〃匡伝えられ、Ｊ信号およびに信号はマスターフリッ
プフロップ回路４０“に伝えられない。
すなわち、反転クロック信号ごがロウレベノへ反転Ｊ
信号Ｊ カロウレベル（Ｊ信号がハイレベル）、反ｋＫ
信号Ｋ がロウレベル（Ｋ ｆｒｉ 号カハイレヘル
）であるときにζ出力端子がハイレベル、で出力端子が
ロウレベルであれば、ＧｃＬＡｓＦＥ１５８′１６０′
１６１′−５９“および７８は非導通となりＧａＡｓＦ
ＥＴ ７７が導通する。このため、ＧａＡｓ１”ＥＴ６
３〃のゲートＧがＧａＡｓＦＥＴ ６４“の電源電圧Ｖ
ＤＤ）てよりハイレベルとなりＧａＡｓＦＥＴ６３“が
導通し出力端子Ｑ２がハイレベルとなる。
信号Ｊ カロウレベル（Ｊ信号がハイレベル）、反ｋＫ
信号Ｋ がロウレベル（Ｋ ｆｒｉ 号カハイレヘル
）であるときにζ出力端子がハイレベル、で出力端子が
ロウレベルであれば、ＧｃＬＡｓＦＥ１５８′１６０′
１６１′−５９“および７８は非導通となりＧａＡｓＦ
ＥＴ ７７が導通する。このため、ＧａＡｓ１”ＥＴ６
３〃のゲートＧがＧａＡｓＦＥＴ ６４“の電源電圧Ｖ
ＤＤ）てよりハイレベルとなりＧａＡｓＦＥＴ６３“が
導通し出力端子Ｑ２がハイレベルとなる。
このとき、ダイオード６６“および交差結線を通してＧ
ａＡｓＦＥ１’ ６８〃のグー１− Ｇがハイレベルと
なりＧａＡｓ１ｔ’ｌｌ’ｌ’ ６８“が導通ずる。Ｇ
ａＡｓＦＩ？Ｉ’７７も導通しているのでＧ（ＬＡｓＦ
ｈＴ ６９“のグー）Ｇ力釦つレベルとなり出力端子Ｑ
１がロウレベルとなる。
ａＡｓＦＥ１’ ６８〃のグー１− Ｇがハイレベルと
なりＧａＡｓ１ｔ’ｌｌ’ｌ’ ６８“が導通ずる。Ｇ
ａＡｓＦＩ？Ｉ’７７も導通しているのでＧ（ＬＡｓＦ
ｈＴ ６９“のグー）Ｇ力釦つレベルとなり出力端子Ｑ
１がロウレベルとなる。
一方、スレーブフリップフロップ回路４１“はにａＡｓ
ＦＥ’ｌ” ４２” ：ｌ＝−よび４３〃が非導通とな
るため出力端子（コ、およびＱ２の出力はスレーブフリ
ップフロップ回路４１″は前の状態を保つ。
ＦＥ’ｌ” ４２” ：ｌ＝−よび４３〃が非導通とな
るため出力端子（コ、およびＱ２の出力はスレーブフリ
ップフロップ回路４１″は前の状態を保つ。
矢に、反転クロック信号乙がハイレベルとなると、マス
ターフリップ７０）７”１Ｄｌｉ烙４０“ノＧａＡｓｐ
’ＥＴ６０“および６１″が導通ずるためＪ信号および
に信号に応答しない。−万、スレーブフリップフロツブ
回路４１″のＧｏ、Ａｓ Ｆ Ｅ Ｔ ４２ ″お！ よび４３“が導通ずる。このとき、（１１”２出力端子
はハイレベルであるのでＧａＡｓＦＥＴ ４４”が導通
し、Ｇａ、ＡＳ、Ｉ！”ＥＴ ４５“のグー）（ｄまロ
ウレベルとなりζ出力端子にロウレベルが出力される。
ターフリップ７０）７”１Ｄｌｉ烙４０“ノＧａＡｓｐ
’ＥＴ６０“および６１″が導通ずるためＪ信号および
に信号に応答しない。−万、スレーブフリップフロツブ
回路４１″のＧｏ、Ａｓ Ｆ Ｅ Ｔ ４２ ″お！ よび４３“が導通ずる。このとき、（１１”２出力端子
はハイレベルであるのでＧａＡｓＦＥＴ ４４”が導通
し、Ｇａ、ＡＳ、Ｉ！”ＥＴ ４５“のグー）（ｄまロ
ウレベルとなりζ出力端子にロウレベルが出力される。
このとき、交差結線を通してＧａＡｓｈ ＥＴ ５１
″のゲートＧにロウレベルが与えられＧａＡｓＦ’Ｅ’
ｌ’５１“は非導通となる。Ｑ、出力がロウレベルであ
るのでＧａＡｓＦＥＴ ４９ ″も非導通と１１ ’ｌ
Ｇａ、ＡｓＦＥＴ５０／／のゲートＧにＧ （Ｌ Ａ
Ｓ １Ｎ Ｅ’ｆ’ ５２ ｔｔの電源電圧ＶＤＤより
ハイレベルが与えられＧｃＬＡｓ Ｉ’Ｉｂ’ｌ“５０
“のグー１− Ｇにハイレベルが与えられ、ＧａＡｓＦ
ＥＴ５０“が導通しζ出力端子に・・インベルが出力さ
れる。このときに、ダイオード５３ ／／ ｂ−よび交
差結線を通してＧａＡｓＦｈ；Ｔ ４７“のゲートＧに
ハイレベルが与えられＧａＡｓ１ｉ’ＥＴ ４７ 〃が
導通し、ＧａＡｓＦＥｉ’ ４５”のゲートＧのロウレ
ベルが保持される。
″のゲートＧにロウレベルが与えられＧａＡｓＦ’Ｅ’
ｌ’５１“は非導通となる。Ｑ、出力がロウレベルであ
るのでＧａＡｓＦＥＴ ４９ ″も非導通と１１ ’ｌ
Ｇａ、ＡｓＦＥＴ５０／／のゲートＧにＧ （Ｌ Ａ
Ｓ １Ｎ Ｅ’ｆ’ ５２ ｔｔの電源電圧ＶＤＤより
ハイレベルが与えられＧｃＬＡｓ Ｉ’Ｉｂ’ｌ“５０
“のグー１− Ｇにハイレベルが与えられ、ＧａＡｓＦ
ＥＴ５０“が導通しζ出力端子に・・インベルが出力さ
れる。このときに、ダイオード５３ ／／ ｂ−よび交
差結線を通してＧａＡｓＦｈ；Ｔ ４７“のゲートＧに
ハイレベルが与えられＧａＡｓ１ｉ’ＥＴ ４７ 〃が
導通し、ＧａＡｓＦＥｉ’ ４５”のゲートＧのロウレ
ベルが保持される。
次に、反転クロック信号乙が再びロウレベル（クロック
信号Ｃがハイレベル）になりＪ信号およびに信号がハイ
レベルしたがったＪ信号およびに信号がロウレベルであ
ると、Ｑ出力端子がロウレベルでζ出力端子がハイレベ
ルであるので’ｃａｂＦＥＴ５９′ｔ６１〃、６０“、
５８〃および７′７は非導通となりＧａＡｓＦＥＴ ７
８が導通ずる。このため、ＧａＡｓＦＥＴ６９”のゲー
トＧがＧａＡｓＦＥＴ７０〃の電源電圧Ｖゎ、によりハ
イレベルとなりＧＣＬＡＳＦＥＴ （５９″が導〕市し
出力端子Ｑ１がハイレベルとなる。このとき、ダイオー
ド７１〃νよび交差結線を通してにａ、Ａｓｈ’ＥＴ
６２”のゲートＧがハイレベルとなりＧａＡ３ＦＥＴ
６２“が導通する。ＧａＡｓ１＊’Ｅｉ’ ７８も４ス
通しているのテＧＣＬＡ８Ｆ’Ｅ’ｌ’６Ｂ”のゲート
Ｇがロウレベルとなり出力端子Ｑ２がロウレベルとなる
。
信号Ｃがハイレベル）になりＪ信号およびに信号がハイ
レベルしたがったＪ信号およびに信号がロウレベルであ
ると、Ｑ出力端子がロウレベルでζ出力端子がハイレベ
ルであるので’ｃａｂＦＥＴ５９′ｔ６１〃、６０“、
５８〃および７′７は非導通となりＧａＡｓＦＥＴ ７
８が導通ずる。このため、ＧａＡｓＦＥＴ６９”のゲー
トＧがＧａＡｓＦＥＴ７０〃の電源電圧Ｖゎ、によりハ
イレベルとなりＧＣＬＡＳＦＥＴ （５９″が導〕市し
出力端子Ｑ１がハイレベルとなる。このとき、ダイオー
ド７１〃νよび交差結線を通してにａ、Ａｓｈ’ＥＴ
６２”のゲートＧがハイレベルとなりＧａＡ３ＦＥＴ
６２“が導通する。ＧａＡｓ１＊’Ｅｉ’ ７８も４ス
通しているのテＧＣＬＡ８Ｆ’Ｅ’ｌ’６Ｂ”のゲート
Ｇがロウレベルとなり出力端子Ｑ２がロウレベルとなる
。
次に、再ひ反転クロック信号Ｃがハイレベルになるとこ
のＱ１出力端子およびＱ２出力端子の出力がＱ出力端子
およびＱ出力端子【で伝えられ、Ｊ信号２よびに信号が
ハイレベルしたがって７信号およびに信号がロウレベル
であるときにはＱ１出力端子とＱ２出力端子の出力がク
ロック信号′の入力毎に反転しＱ出力端子およびＣ出力
端子の出力も反転する。
のＱ１出力端子およびＱ２出力端子の出力がＱ出力端子
およびＱ出力端子【で伝えられ、Ｊ信号２よびに信号が
ハイレベルしたがって７信号およびに信号がロウレベル
であるときにはＱ１出力端子とＱ２出力端子の出力がク
ロック信号′の入力毎に反転しＱ出力端子およびＣ出力
端子の出力も反転する。
次に、クロック信号υがロウレベルであるときの、Ｊ信
号がハイレベル（したがって１信号はロウレベル）、Ｋ
信号がロウレベル（シたがっテｔ＜信号はハイレベル）
である場合のマスターフリップフロップ回路４０“の動
作を説明するとで出力端子がロウレベルである場合には
、ＧａＡｓ１ｊ”ＥＴ６１“、５９“および７８が非導
通となる。このため、ＧａＡｓＦＥ’ｌ’ ６Ｂ“のゲ
ートＧはＧ（ＬＡＳＦＩ！：Ｔ６４〃の電源電圧ＶＤＤ
によりハイレベルとなりＧａＡ３ＦＥＴ ６８“が導通
しＱ２出力端子がハイレベλとなる。このとき、ダイオ
ード６６“および交差結線を通してＧａＡｓＦＥＴ ６
８“のゲートＧにハイレベルが与えられＧＣＬＡＳＦＥ
Ｔ ６ ｇ“が導通する。ＧａＡｓＦＥ’ｌ’ ５８’
も導通しているのでＧａＡｓＦＥＴ ６９”のゲート
ＧはロウレベルとなりＧａＡｓＦＥｉ’ ６９”は非導
通となりＱ１出力端子がロウレベルとなる。このとき、
交差結線を通してＧａＡ３ＦＥＴ’ ６２“のグー１−
Ｇにロウレベルが与えられＧ（ＬＡ８ＦＥ’ｌ’ ６
２“が非導通となりＧａＡｓＦＥＴ ６８”のグー１−
Ｇのハイレベルが保持される。
号がハイレベル（したがって１信号はロウレベル）、Ｋ
信号がロウレベル（シたがっテｔ＜信号はハイレベル）
である場合のマスターフリップフロップ回路４０“の動
作を説明するとで出力端子がロウレベルである場合には
、ＧａＡｓ１ｊ”ＥＴ６１“、５９“および７８が非導
通となる。このため、ＧａＡｓＦＥ’ｌ’ ６Ｂ“のゲ
ートＧはＧ（ＬＡＳＦＩ！：Ｔ６４〃の電源電圧ＶＤＤ
によりハイレベルとなりＧａＡ３ＦＥＴ ６８“が導通
しＱ２出力端子がハイレベλとなる。このとき、ダイオ
ード６６“および交差結線を通してＧａＡｓＦＥＴ ６
８“のゲートＧにハイレベルが与えられＧＣＬＡＳＦＥ
Ｔ ６ ｇ“が導通する。ＧａＡｓＦＥ’ｌ’ ５８’
も導通しているのでＧａＡｓＦＥＴ ６９”のゲート
ＧはロウレベルとなりＧａＡｓＦＥｉ’ ６９”は非導
通となりＱ１出力端子がロウレベルとなる。このとき、
交差結線を通してＧａＡ３ＦＥＴ’ ６２“のグー１−
Ｇにロウレベルが与えられＧ（ＬＡ８ＦＥ’ｌ’ ６
２“が非導通となりＧａＡｓＦＥＴ ６８”のグー１−
Ｇのハイレベルが保持される。
１だ、ζ出力端子がハイレベルである場合にはＧａＡｓ
ＦＥＴ ７８が導通しＧａＡ３ＦＥＴ７７げ非導通とな
る。ここで、Ｑ出力端子がハイレベルであるときはＱ１
出力端子はロウレベルであり、交差結線を通してＧａＡ
ｓＦ’ノジ７°６２〃のゲートＧにロウレベルが与えら
れＧＣＬＡＳＦＥＴ ６２”が非導通となり、ＧａＡ３
ＦＥ１６３″のゲートＧはＧａＡ３ＦＥＴ６９“の電源
車ＵＥＶ１．，１）によりハイレベルとなりＱ２出力剥
ｈ１子はハイレベルとなる。このとき、Ｑｌ 出力端子
はＧ（ＬＡｓｌｊ”Ｅ’ｌ’６ Ｂ〃および５８〃が導
通するためロウレベルとなる。
ＦＥＴ ７８が導通しＧａＡ３ＦＥＴ７７げ非導通とな
る。ここで、Ｑ出力端子がハイレベルであるときはＱ１
出力端子はロウレベルであり、交差結線を通してＧａＡ
ｓＦ’ノジ７°６２〃のゲートＧにロウレベルが与えら
れＧＣＬＡＳＦＥＴ ６２”が非導通となり、ＧａＡ３
ＦＥ１６３″のゲートＧはＧａＡ３ＦＥＴ６９“の電源
車ＵＥＶ１．，１）によりハイレベルとなりＱ２出力剥
ｈ１子はハイレベルとなる。このとき、Ｑｌ 出力端子
はＧ（ＬＡｓｌｊ”Ｅ’ｌ’６ Ｂ〃および５８〃が導
通するためロウレベルとなる。
すなわち、Ｊ信号がロウレベル（Ｊ信号はハイレベル）
、ｌ（信号力、・イレベル（Ｋ信号はロウレベル）の
ときにはマスターノリツブフロツブ回路４０″はＱ２出
力端子がハイレベノへ Ｑｌ、出力ｙ：Ｍ子がロウレベ
ルにセットされる。この状態は、反転クロック信号でか
ハイレベルのときスレーブフリップフロップ回路４１〃
に上記由り作と同様な動作で伝えられ、で出力端子に・
・イレベル、Ｑ出力端子にロウレベルが出力される。
、ｌ（信号力、・イレベル（Ｋ信号はロウレベル）の
ときにはマスターノリツブフロツブ回路４０″はＱ２出
力端子がハイレベノへ Ｑｌ、出力ｙ：Ｍ子がロウレベ
ルにセットされる。この状態は、反転クロック信号でか
ハイレベルのときスレーブフリップフロップ回路４１〃
に上記由り作と同様な動作で伝えられ、で出力端子に・
・イレベル、Ｑ出力端子にロウレベルが出力される。
次に、クロック信号υがロウレベルであるときの、Ｊ信
号がロウレベル（したがって１信号は）・イレヘル）、
Ｋ信号がハイレベル（シたがってに信号はロウレベル）
である場合のマスターフリップフロップ回路４０“の動
作を説明するとＱ出力端子がロウレベルである場合には
、ＧｒＬＡ８Ｆ”Ｅｉ’６０“、５８”および７７が非
導通となる。このため、ＧａＡ３ＦＥＴ６９“のゲート
ＧはＧａＡｓＦＩｉ；ｒ７０〃の電源電圧ＶＤＤにより
ハイレベルとなりＧａＡｓＦ、ＥＴ６９”が導通しＱ、
出力端子がハイレベルとなる。このとき、ダイオード７
１“および交差結線を通してＧａＡｓＦＥＴ ６２“の
ゲートＧにハイレベルか−Ｉ５えられＧａ Ａ ｓ Ｆ
ＥＴ６２“が導通する。Ｇ ａ Ａ ｓ Ｆ’ Ｅ７
’ ５９“も導ｊｆｉＬでいるのでＧ ａＡｓＦＥ７”
６３“のグー１− ＧはロウレベルとｌすＧａＡｓＦ”
ＥＴ（３３“は非ｄｉ通となりＱ２出力端子がロウレベ
ルとなる。
号がロウレベル（したがって１信号は）・イレヘル）、
Ｋ信号がハイレベル（シたがってに信号はロウレベル）
である場合のマスターフリップフロップ回路４０“の動
作を説明するとＱ出力端子がロウレベルである場合には
、ＧｒＬＡ８Ｆ”Ｅｉ’６０“、５８”および７７が非
導通となる。このため、ＧａＡ３ＦＥＴ６９“のゲート
ＧはＧａＡｓＦＩｉ；ｒ７０〃の電源電圧ＶＤＤにより
ハイレベルとなりＧａＡｓＦ、ＥＴ６９”が導通しＱ、
出力端子がハイレベルとなる。このとき、ダイオード７
１“および交差結線を通してＧａＡｓＦＥＴ ６２“の
ゲートＧにハイレベルか−Ｉ５えられＧａ Ａ ｓ Ｆ
ＥＴ６２“が導通する。Ｇ ａ Ａ ｓ Ｆ’ Ｅ７
’ ５９“も導ｊｆｉＬでいるのでＧ ａＡｓＦＥ７”
６３“のグー１− ＧはロウレベルとｌすＧａＡｓＦ”
ＥＴ（３３“は非ｄｉ通となりＱ２出力端子がロウレベ
ルとなる。
また、Ｑ出力端子がハイレベルである場合にはＧａ Ａ
ｓ Ｆ Ｅ Ｔ７７が導通しＧａ、Ａ ｓＦＥ Ｉ’
７８が非導通となる。ここで、Ｑ出力端子がハイレベ
ルであるときにはＱ２出力端子はロウレベルであり、交
差結線を通してＧ ａ Ａｓ ｈ’ Ｅ ’ｉ’ ６８
″のゲートＧにロウレベルが与えられＧＵ、ＡＳＦＥ
Ｔ６８”が非導通となり、ＧａＡｓＦＥＴ６９“のゲー
トＧはＧａ、ＡｓＦＥ”ｌ”７０“の電源箱：圧ＶゎＤ
ＶｃよりハイレベルとなりＱ１出ノル１１１１子はハイ
レベルとなる。このとき、０２出力端子はＧ ａ Ａ
ｓ Ｉ’ ＥＴ ６ Ｑ“および５９“が導通するため
ロウレベルとなる。
ｓ Ｆ Ｅ Ｔ７７が導通しＧａ、Ａ ｓＦＥ Ｉ’
７８が非導通となる。ここで、Ｑ出力端子がハイレベ
ルであるときにはＱ２出力端子はロウレベルであり、交
差結線を通してＧ ａ Ａｓ ｈ’ Ｅ ’ｉ’ ６８
″のゲートＧにロウレベルが与えられＧＵ、ＡＳＦＥ
Ｔ６８”が非導通となり、ＧａＡｓＦＥＴ６９“のゲー
トＧはＧａ、ＡｓＦＥ”ｌ”７０“の電源箱：圧ＶゎＤ
ＶｃよりハイレベルとなりＱ１出ノル１１１１子はハイ
レベルとなる。このとき、０２出力端子はＧ ａ Ａ
ｓ Ｉ’ ＥＴ ６ Ｑ“および５９“が導通するため
ロウレベルとなる。
すなわち、’ｊｉｒＪ号がハイレベル（Ｊ信号はロウレ
ベル） 、Ｋ ＩｒＲ号がロウレベル（Ｋ信号はハイレ
ベル）ノ、！： ａ ｖｃはマスターフリップフロノフ
回路４０″はＱｌ 出力端子がハイレベノペＱ２出力端
子がロウレベルにリセットされる。この状聾（マ、反転
クロック信号Ｃが・・イレベルのときスレーブフリップ
フロップ回路４１″に上記動作と同隨な動作で伝えられ
、Ｑ出力き″ｉｓ、ｉ子１ｃ・・イレベノペＱ出力端子
にロウレベルが出力される。
ベル） 、Ｋ ＩｒＲ号がロウレベル（Ｋ信号はハイレ
ベル）ノ、！： ａ ｖｃはマスターフリップフロノフ
回路４０″はＱｌ 出力端子がハイレベノペＱ２出力端
子がロウレベルにリセットされる。この状聾（マ、反転
クロック信号Ｃが・・イレベルのときスレーブフリップ
フロップ回路４１″に上記動作と同隨な動作で伝えられ
、Ｑ出力き″ｉｓ、ｉ子１ｃ・・イレベノペＱ出力端子
にロウレベルが出力される。
ここで、上記実施例はノーマリオン型（にａＡｓ集績回
路の代表的な回路方式であるＢ Ｆ ＬＣＩＪｖｔ、ｆ
ｆｅｒＣｄＦＥＬ Ｌｏｇｉｃ）方式にもとづいて説明
したが、５ＤＦＬＣＳｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆ
Ｅ７’ Ｌｏｇｉｃ）方式やＦＦＬＣＦＥＴ ＦＥＴ
Ｌｏｇｉｃ）方式等の他の回路方式にも本発明は適用す
ることができる。
路の代表的な回路方式であるＢ Ｆ ＬＣＩＪｖｔ、ｆ
ｆｅｒＣｄＦＥＬ Ｌｏｇｉｃ）方式にもとづいて説明
したが、５ＤＦＬＣＳｃｈｏｔｔｋｙ Ｄｉｏｄｅ Ｆ
Ｅ７’ Ｌｏｇｉｃ）方式やＦＦＬＣＦＥＴ ＦＥＴ
Ｌｏｇｉｃ）方式等の他の回路方式にも本発明は適用す
ることができる。
効果の説明
以上説明したように本発明によれば、ＧａＡＳ集積回路
上にＧ（ＬＡ８ＦＥＴにより２レベル構成のゲート回路
でしかも単相クロックで動作するようにフリップフロッ
プ回路を構成することとした。
上にＧ（ＬＡ８ＦＥＴにより２レベル構成のゲート回路
でしかも単相クロックで動作するようにフリップフロッ
プ回路を構成することとした。
したがって、従来のフリップフロップ回路と比べて動作
時に反転すべきゲート数を著しく少ａくすることができ
、しかも単相クロック信号で動作させることができるた
めデータ破壊や自己発振を生じることもなく、高速でか
つ安定に動作することができＧａＡｓ生債回路に適する
等の優れた効果を有する。
時に反転すべきゲート数を著しく少ａくすることができ
、しかも単相クロック信号で動作させることができるた
めデータ破壊や自己発振を生じることもなく、高速でか
つ安定に動作することができＧａＡｓ生債回路に適する
等の優れた効果を有する。
第１図は従来のエツジトリガー型フリップ７０！プ回路
の回路構成図。 第２図は従来のマスタースレーブ方式のＲＳフリップフ
ロップ回路の回路構成図。 第３図は他の従来のマスタースレーブ方式のＲＳフリッ
プフロップ回路の回路構成図。 第４図は第一の発明の一実施例の要部回路構成図。 第５図は第二の発明の一実施例の要部回路構成図。 第６図は第三の発明の一実施例の要部回路構成図。 １〜６．１０〜１３．２６．２７．３４．３５・ノア回
路 １４．２８．４０．４０′、４０″ ・マスターフ
リップフロン７”回路２０．３６．４１．４１１４１″
・・・スレーブフリップフロップ回路２２．２３．２５
．３０．３１．３３・・・ナンド回路４２〜４７．４９
〜５２．５５．５６．５８〜６４．６８〜７１．７３．
７４．７７．７８・・ＧａＡｓＦＥＴ ４２’ 〜４７
’、４９′〜５２′、５５′、５６′、５８′〜６４′
、６８′〜７１′、７３′、７４′・ＧａＡＳＦＥＴ
４２″〜４７″、４９″〜５２′′、５５″、５６“、
５８″〜６４″、６８“〜７１″、７３″、７４″・・
・Ｇａ：ＡＳＦＥＴ ４８．４８′、４８″、５３．５
３′、５３″、６３、 ６３′、６３″、７１ 、 ７
１′、７１″・・・夕゛イオード。 特許出願人 生友電気工業株式会社 奉４図 纂５図 葬、ろ閏
の回路構成図。 第２図は従来のマスタースレーブ方式のＲＳフリップフ
ロップ回路の回路構成図。 第３図は他の従来のマスタースレーブ方式のＲＳフリッ
プフロップ回路の回路構成図。 第４図は第一の発明の一実施例の要部回路構成図。 第５図は第二の発明の一実施例の要部回路構成図。 第６図は第三の発明の一実施例の要部回路構成図。 １〜６．１０〜１３．２６．２７．３４．３５・ノア回
路 １４．２８．４０．４０′、４０″ ・マスターフ
リップフロン７”回路２０．３６．４１．４１１４１″
・・・スレーブフリップフロップ回路２２．２３．２５
．３０．３１．３３・・・ナンド回路４２〜４７．４９
〜５２．５５．５６．５８〜６４．６８〜７１．７３．
７４．７７．７８・・ＧａＡｓＦＥＴ ４２’ 〜４７
’、４９′〜５２′、５５′、５６′、５８′〜６４′
、６８′〜７１′、７３′、７４′・ＧａＡＳＦＥＴ
４２″〜４７″、４９″〜５２′′、５５″、５６“、
５８″〜６４″、６８“〜７１″、７３″、７４″・・
・Ｇａ：ＡＳＦＥＴ ４８．４８′、４８″、５３．５
３′、５３″、６３、 ６３′、６３″、７１ 、 ７
１′、７１″・・・夕゛イオード。 特許出願人 生友電気工業株式会社 奉４図 纂５図 葬、ろ閏
Claims (3)
- （１）各ソースが共に接地され各ゲートにクロック信号
が接続された第１および第２のＧａＡｓ Ｆ Ｅ Ｔと
、上記第１のＧａＡｓ Ｆ Ａ’ ７’のドレインにソ
ースが接続されゲートにセラ！・信号が接続された紀３
のＧａＡｓＦＥＴと、 上記第３のＧａＡｓ ｌｉ’ Ｅ ｉ’のドレインにゲ
ートが接続されドレインに正の’＋ＪＩ源電圧が接続さ
れた第４のＧａＡｓＦＥＴと、 上記第４のＧａＡｓＦＡ“７′のゲートにドレインが接
続されソースが１妾地きれた第５のＧａＡ ｓ Ｆ Ｅ
７’と、上記第５のＧａ、Ａ、ｑ ＦＥ”７゛のドレ
インにゲー）Ｂよびソースが接続されドレインに正の電
源電圧が接続された第６のＧａＡｓ Ｆ ｇ ７’ど、
上記第２のドレインにソースが接続されゲートにリセッ
ト信号が接続でれた第７のＧａＡｓ Ｆ Ｅ Ｔと、上
記第７のＧａＡｓ Ｉｔ’ Ｅ７’のドレインにゲート
が接続されドレインに正の電源電圧が接続された第８の
ＧａＡｓ Ｆ、Ｅ Ｔと、 上記第８のゲートにドレインが１１ 続されソース ・
が接地された第９のＧ（ＬＡｓ Ｆ Ｅ７’と、上記第
９のＧａＡｓ Ｆ Ｅ Ｔのドレインにゲートおよびソ
ースが接続されドレインに正の’ｉｌ’ｉ： 源’＋わ
：圧が接続さイｔた第１０のＧａＡｓ Ｆ Ｅ Ｔと、
上記第４のＧａＡｓ Ｆ Ｅ Ｔのソースと上記第９の
ＧａＡｓＦＥＴのゲートとに接続された第１の出力端子
と、 上記第８のＧａＡｓＦＥＴのソースと上記第５のＧａ、
Ａｓ Ｆ Ｅ Ｔのゲートとに接続された第２の出力端
子と ｋ 偏見たマスターフリップフロップ回路と、谷ゲート
に上記クロック信号が接硬さ社各ソースが接地された第
１１および第１２のＧ（ＬＡＳＦ Ｅ ７’と、 上記第１１のＧａＡｓ Ｆ Ｅ Ｔのドレインにドレイ
ンが接続きれゲートに上記第１の出力端子が接続されソ
ースが接地された第１８のＧａＡｓ Ｆ Ｅ Ｔと、上
記第１３のＧａＡ ｓ Ｉ’ Ａ Ｔのドレインにソー
スが接続された第１４のＧａＡｓＦ”ｌｉ：Ｔと、上記
第１４のＧａＡｓ Ｉ’ Ｅ Ｔのドレインにゲートが
接続されドレインに正の電源電圧が接続された第１５の
ＧａＡｓＦＥＴと、 上記第１５のＧａＡ ｓ Ｉ’ Ｅｉ’のゲートにゲー
トおよびソースが接続されドレインに正の電源電圧が接
続された第１６のＧａ、Ａｔ； Ｆ Ｅ Ｔと、上記８
ｇ１２のＧａＡｓ Ｆ’ ｈ“７“のドレインにドレイ
ンが接続てれゲートに上記第２の出力端子が接続されソ
ースが接地された第１７のＧａＡｓ Ｆ Ｅ Ｔと１、
−上記第１７のＧａＡｓＦＥｉ”のドレインにソースが
接続きれた第１８のＧａ ／ｌ ｓ Ｆｆｉ： Ｔと、
」二足第１８のＧａＡｓ ＦＥ ｉ’のドレインにゲー
トが接続されドレインに正の電源電圧が接続された第
１９のＧａＡｓ Ｆ Ｅ ７”と、 上Ｈｅ第１９のＧａＡｓ ／’ Ｅ ｉ’のゲートにゲ
ート２よびソースが接続されドレインに正の゛＋ｉＥ源
電圧が接続された第２０のＧａＡｓ Ｆ’ Ｅ ’Ｉ’
と、上記第１５のＧａＡｓ Ｆ Ｅ １’のノースと上
記第１８のＧａＡｓ Ｆ Ｅ Ｔのゲートとに）梗続さ
れた第３の出力端子と、 上記第１９のＧａＡｓ Ｆ Ｅ Ｔのノースと上記第１
４のＧａ、ＡｓＦＥＴのゲートとに処イ売これた第４の
出力端子と を備えたスレーブフリップフロップ回路と、を含むノー
マリオン形のＧａ１Ｌｓ集債回路。 - （２）各ゲートとに反転クロック信号が接続され各ソー
スが接地された第１および第２のＧａＡｓＦ Ｅ ７’
と、 上記第１のＧａＡｓ Ｆ Ｅ Ｔのドレインにドレイン
が接続されゲートにセット信号が接続されソースか接地
された第３のＧａＡｓ Ｆ Ｅ Ｔと、上記第３のＧａ
ＡｓＦＥＴのドレインにノースが接続された第４のＧａ
Ａｓ Ｆ’ Ｅ Ｔと、上記第４のＧａＡｓ Ｆ Ｅ
Ｔのドレインにゲートが凄続きれドレインに正の電源電
圧が接続きれた市５のＧａＡｓＦＥＴと、 上記第５のＧａＡｓ Ｆ Ｅ Ｔのゲートにゲートおよ
びノースが接続されドレインに正の電源電圧が接続され
た第６のＧａＡｓ Ｆ Ａ ７”と、上記第２のＧＣＬ
ＡＳ ＩＩ’ Ｅ ｉ’のドレインにドレインが接続さ
れゲートにリセット信号が接続されソースが接地された
第７のにａ、Ａｓ Ｆ’ Ｅ Ｔと、上記第７のＧａＡ
ｓ Ｆ Ｅ ｉ’のドレインにソースが接続でれた第８
のＧａＡｓ ｈ’ ＩＩ ｉ’と、上記第８のドレイン
にゲ−１・が接続されドレインに正の電源電圧が接続き
れた第９のＧａＡｓＦＥＴと、 」二足第９のＧａＡ３ ＦＥ１’のゲートにゲートおよ
びソースが接続されドレインに正の電源電圧が接続され
た第１０の（にａＡｓ ｌｉ’ Ｅ ｉ’と、上記第５
のＧ（１，／１ＳＦｈｒ’ ｉ’のソースとに記法８の
ＧａＡ ｓ Ｆ Ｅ ｉ’のゲートとに接続された第１
の出力端子と、 上記第９のＣ，’ａ、Ａ ｓ Ｆ ＩＩ Ｉ’のン〜ス
と上記第４のＧａＡＳＩ’ Ｊ！ｒ ７’のゲートとに
接１続された第２の出力端子と を備えだマスターノリツブフロップ回路と、４ζ ツ〜
〕Ｉ〕り」４−ｒＪ、、７．１市 （−Ｊ＊ ４１ Ａ
’ ｋ Ｉｆｆ ｌ−１２Ｆ７市； 〃ロック信号が接
続された第１１２よぴ第１２のＧａＡｓＦＥＴと、 上記第１１のＧａＡｓＦＥＴのドレインにソースが店続
されゲートに上記第ｌの出力ψ］“＾（子が茎続された
第１３のＧａＡｓ Ｆ Ｅ Ｔと、 上記第１３のＧａＡｓ ｐ’ Ｅ Ｔのドレインにゲー
トがｌ笈続されドレインに正の電源電圧が次続でれた第
１４のＧａＡｓＦＥＴと、 上記第１４のＧａＡｓ Ｆ Ｅ Ｔのゲートにドレイン
か接続されソースが接地された第１５のＧａ Ａｓ Ｆ
ＩＡ’と、上記第１５のＧａＡｓＦＥＴのドレインにゲ
ートおよびノースが接続きれドレインに電柳電■が接続
でれた第１６のＧａＡｓ１ｉ’ＥＴと、上記第２のＧａ
ＡｓＦＥＴのドレインにソースか接続でれゲートに上記
第２の出力端子が接続された第１７のＧａＡｓＦＥＴ’
と、 上記第１７のＧ ａ Ａ ｓ ＦＥＴのドレインにゲー
トが接続てれドレインに正の゛電源電圧が接続された第
１８のＧａＡｓＦＥＴと、 上記第１８のＧａＡｓＦＥＴのゲートにドレイ、ンが接
続きれソースが接地された第１９のＧ ａ Ａ ｓ Ｆ
ＥＴと、 上記ｍ１９のＧａＡｓ１ｉ’ＥＴのドレインにゲートお
心ソースが接続されドレインに正の電源電圧が接続され
た第２０のＧａ Ａｓ ｈ’Ｅ’ｌ’と、上記第１４の
ＧａＡｓ Ｆｔｎ’のソースと上記第１９のＧ ｃｔ
Ａ ＲＩ；’Ｅｉ’のゲートとに接続された第３の出力
端子と、 上記ＷＪ１８のＧ ａ ７１ ｓ １ｔ’ＥＴのソース
と上記第１５のＧａＡ３ＦＥＴのゲートとに接続された
第４の出力端子と を備えたスレーブフリップフロップ回路と、を含むノー
マリオン型ＧａＡｓ集積回路。 - （３）谷ゲートに反転クロック信号が接続され各ソース
が接続された第１：Ｊ３−よび第２のＧａＡｓＦＥＴと
、上記７Ｊ’ｙ １ （１） ＧａＡｓｈ“７，１７１
のドレインにドレインが接続きれゲートに反転Ｊ信号が
接続されソースが接続された第３のＧａ、ＡｓＦＥＴと
、上記第３のＧ ａ Ａ ｓ ｌｉ″ＥＴのドレインに
ドレインがＦＡ、 ’Ａされソースが接地された第４の
ＧａＡｓＦＥＴと、上記第４のＧａＡｓＦＥＴのドレイ
ンにソースが接続された第５のＧａＡｓＦＥＴと、 上記第５のＧａＡｓＦＥＴのトンインにゲートが接続さ
れドレインに正の電源電圧が接続された第６のＧａＡｓ
ＦＥＴと、 上記第６のＧ ａ Ａ ｓ ＦＥＴのゲートにゲートお
よびソースが接続されドレインに正の電源電圧が接続さ
れた第７のＧａＡｓＦＥＴと、 上記第２のＧ （Ｚ、 Ａ ｓ ＦＥＴのドレインにド
レインが接続されゲートに反転に信号が接続されソース
が接地された第８のＧ ａ Ａ ｓ ＦＥＴと、上記第
８のＧ ａ Ａ ｓ ＦＥＴのドレインにドレインが接
読はれソールが接地された第９のＧａＡｓＦＥＴと、上
記第９のＧａ Ａ ｓ ＦＥＴのドレインにソースが接
イ売されたｉｌｏのＧａＡｓＦＥＴと、上記第１０のＧ
ａＡｓＦＥＴのドレインにゲートが接続されドレインに
正の電源電圧が接続された第１１のＧａＡｓＦＥＴと、 上記第１１０）ＧａＡ８ＦＥＴのゲートにゲートおよび
ソースが接続されドレインに正の電源電圧が接続された
第１２のＧ ａ Ａ ｓ ＦＥ’ｌ’と、上記’ｌｆｉ
６２） Ｇ ａ Ａ ｓ ＦＥＴのソースと上記第１
０のＧａＡｓ１ｊ’ＥＴのゲ〜１・とに接続された＄１
の出力端子と、 上記第１１のＧａＡｓＦＥＴのソースと上記第５のＧａ
Ａ ｓ ＦＥ’ｌ’のゲートとに接続された第２の出力
端子と を備えたマスク−フリップフロップ回路と、各ゲートに
上記反転クロック信号が接続され各ソースが接地された
第１３および第１４のＧａＡｓＦＥＴと、 上記第１３のドレインにソースが接続はれゲートに上記
第１の出力端子が接続された第１５のＧａＡｓＦＥＴと
、 」二へ己第１５のＧａＡｓｂ’ｂ″７′のドレインにゲ
ートが接続されドレインに正の電源室しＥが接続された
第１６のＧ （Ｌ Ａ Ｓ Ｆｌｌｉ’と、上記第１６
のＧ ａ Ａ ｓ ＦＥＴのゲートにドレインが接続さ
れソースが接地された第１７のＧａＡｓＦＥＴと、 上記第１７のＧａ、ＡｓＦＥ’ｌ’のドレインにゲート
およびソースが愛続きれｔドレインに正の電源電圧が接
続された第１８のＧ ａ Ａ ｓ ＦＥＴと、上記第１
４のＧａＡ３ＦＥＴのドレインにソースが接続されゲー
トに上記第２の出力端子が接続された第１９のＧ（ＬＡ
ＢＦＥＴと、 上記第１９のＧａＡｓＦＥＴのドレインに接続されドレ
インに正の電源電圧が接続された第２０のＧａＡｓＦＥ
Ｔと、 上記第２０のＧａＡｓＦＥＴのゲートにドレインが接続
されソースが接地された第２１のＧａＡｓＦＥＴと、 上記第２１のＧａＡｓＦＥＴのドレインにゲートおよび
ソースが接続されドレインに正の電源電圧が接続された
２；ｇ２２のにａ 、４ ｓ ＦＥＴと、上記第１６の
ＧａＡｓＦＥＴのソースと上記第２１のＧ ａ Ａ ｓ
Ｆ’ＥＴのゲートと上記第９のＧａＡｓＦＥＴのゲー
トとに接ｄされた第３の出力端子と、上記ｉ２０のＧａ
Ａ３ＦＥＴのノースと上記第１７のＧ ａ Ａ ｓ Ｆ
ＥＴのゲートと上記第４のＧａＡｓＦＥ：Ｔのゲートと
に接続をれた第４の出力端子とを備えたスレーブフリッ
フロップ回路と、を含むノーマリオン型ＧａＡｓ果績回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195527A JPS6087519A (ja) | 1983-10-19 | 1983-10-19 | ノ−マリオン型ＧａＡｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195527A JPS6087519A (ja) | 1983-10-19 | 1983-10-19 | ノ−マリオン型ＧａＡｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6087519A true JPS6087519A (ja) | 1985-05-17 |
Family
ID=16342569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195527A Pending JPS6087519A (ja) | 1983-10-19 | 1983-10-19 | ノ−マリオン型ＧａＡｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087519A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58131303A (ja) * | 1982-01-29 | 1983-08-05 | Showa Kiki Kogyo Kk | 内燃機関の始動用デコンプレツシヨン作動装置およびデコンプレツシヨン型リコイルスタ−タ |
| JPS58132469A (ja) * | 1982-01-18 | 1983-08-06 | ザ・スタンレ−・ワ−クス | 動力工具 |
-
1983
- 1983-10-19 JP JP58195527A patent/JPS6087519A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58132469A (ja) * | 1982-01-18 | 1983-08-06 | ザ・スタンレ−・ワ−クス | 動力工具 |
| JPS58131303A (ja) * | 1982-01-29 | 1983-08-05 | Showa Kiki Kogyo Kk | 内燃機関の始動用デコンプレツシヨン作動装置およびデコンプレツシヨン型リコイルスタ−タ |
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