JPS6086645A - プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の技術分野 この発明は全般的にパーソナル・コンピュータに関し、
特にｘＢＭ３２７０システムのよりＭ６２７４／６：ｆ
ｆンパチゾル・クラスタ・コントローラに対するパーソ
ナル・コンピュータのインターフェイス装置に関する。

従来技術の説明 資源を共通できるようにするため、一台のコンピュータ
（親）に多数の端末装置を接続することが一般に行なわ
れている。通常、よりＭ３２７０型システムと呼ばれて
いるものにおいて、インターナショナル・ビジネス・マ
シーンズ（ＩＢＭ）株式会社が３７０，３０ＸＸ又は４
３ｘｘと通常呼称している型のメイン・フレーム・コン
ピュータは１以上ノｘＢｕ　５２７４／　６型クラスタ
゛コントローラ（コントロール・ユニット）に接続され
、各クラスタ・コントローラは多数のよりＭ３２７８／
９型端末装置（表示ステーション）に接続される。

このようなシステムでは、コントローラ端末装置の通信
は比較的に高速度（２，３５８７メガヘルツ・ビット）
のビット直列、ダイパルス（バイフェーズ）フォーマッ
トにより一本の同軸ケーブルを介して行なわれる。（コ
ントロール端末装置の相互接続及び通信用ゾ四トコルは
デバイス製造添付情報に対する「ＩＢＭ３２７４．５２
７６コントロール・ユニット」と題するＩＢＭ文書に説
明されている。）残念ながらｌＩＢＭ３２７８／９型端
末装置（及びそれと両立性のある端末装置）は比較的高
価である。

パーソナル・コンピュータ、例えはＩＢＭ型のもの（よ
りＭＰＣ）は、前記型式のシステムに接続される端末装
置の代替使用として好肝を得ている。パーソナル・コン
ピュータはかなりの計算能力を有するが、その種のシス
テムに接続できないので、メイン・フレーム・コンピュ
ータのＩＩ’　！能ツバメイン・フレーム・コンピュー
タ及び（又は）このシステムのデータ・ペース並びにシ
ステムの回路網化能力を有するシステムの多（の資源を
利用できないという欠点がある。（よりＭパーソナル・
コンピュータの技術的説明については、全般的にはＩＢ
Ｍユーデ・マニュアル、％Ｋｌ−ハードウェア設計及び
インターフェイスｍ報６０２５００８Ｊｔｒ：参照のこ
と。ン 発明の要約 従って、この発明の目的はよりＭ３２７４／６コントロ
ール・ユニットに接続可能なりラスタ・コントローラに
対してパーソナル・コンピュータを接続する比較的低置
なインターフェイス装置を提供することにある。

この発明の他の目的はよりＭ３２７４／６コントロール
・ユニットに接続可能なりラスタ・コントローラに対し
てパーソナル・コンピュータ１４するインターフェイス
用として適合した十分な速度及び経済性をもつプロセッ
サを提供することにある。

要するに、好ましい実施態様としてよりＭ３２７４／６
コンパチブル・クラスタ・コントローラに対してパーソ
ナル・コンピュータを接続するインターフェイス装置は
、クラスタ・コントローラ・インターフェイス４０、表
示メモリ４２、パーソナル・コンピユーダインターフェ
イス４４及ヒ高速度プロセッサ４６、行先バス５０に相
互接続された全部分、制御バス５２及びソース・バス５
４を用いる。高速度プロセッサ４６は、ソース・バス５
４のデータからジャンプ・アドレスを生成し、Ｂバス１
５０上のデータから他のジャンプ・アドレスヲ成生じ、
かつこのジャンプ・アドレスの一つを選択するマルチプ
レクサ１００と、前のアドレスを増加することにより、
又は選択したジャンプ・アドレスにより命令アドレスを
発生するプログラム・カウンタ１０２と、このプログラ
ム・カウンタによりアドレスされた命令が胱ａ出される
プログラム・メモリ１υ４と、前記ソース・バス上の各
命令（存在するとき）の即値部分をデータとして設定す
る即値命令バッファ１０８と、ｑ！ｒ′１＃令をデコー
ドする命令デコード回路１１４と、マシン・サイクルの
タイミング信号を発生するマシン・サイクル発生回路１
１６と、行先バス上にあるデータを記憶し、記憶したデ
ータをソース・バス５４上に出力するドレジスタ（スタ
ック）　１２２と、行先バス上に出力された（一時的な
結果及び作業結果ンを記憶し、記憶したデータなりバス
１５０上に出力するＢレジスタ（アキュムレータ）１２
４と、ソース・バス５４のデータ（オペランド）及びＢ
バス１５０のデータ（オペラントンの命令により指定さ
れた処理を実行して行先パス　。

５０上にデータ（結果）を出力する算術論理ユニット（
ＡＩＪＵ　）　１２　Ｂと、条件により（間接アドレス
に）（直接）ジャンプする命令のために（プロセラ゛す
の外部）・−ドウエア）条件を調べるテスト回Ｍ１３６
ト、行先パス５０のコントロール・レジスタ１３８と、
ソース・バス５４のコントロール・レジスタ１４０と、
出力（ｙ　ｏ　＊　ｙ　を外ｔｆｌｓ”−トウエア・コ
ントロール）レジスタ１４２とを有する。

この発明は、パーソナル・コンピュータを経済的により
Ｍ３２７４／６コンパチブル・クラスタ・コントローラ
に対してインターフェイスをすることができる効果があ
る。

この発明は経済的な高速度プロセッサを構成できる他の
効果がある。

この発明のこれら及び他の目的並びに効果は、い（つか
の図面に示す灯ましい実施態様の以下の詳細な説明を読
んだ後は、当該の技術分野に習熟した者に疑いな（明ら
かとなる。

好ましい実施例の詳細な説明 第１図に示す符号１０により全体を示すブロックは、こ
の発明による実施例のインターフェイス装置であり、符
号１２により示すコンピュータ、９ＫＪ　、ｔ　ハより
Ｍ型パーソナル・コンピュータを、全体を符号１６によ
り示すよりＭ　３２７０コンピユータシステムの符号１
４により示すよりＭ　３２７４　／　６コンパ情チゾル
・クラスタ・コントローラにインターフェイス接続する
ものである。例えは、インターフェイス装置１０の部分
は適当な構成の印刷基板により相互接続され、コンピュ
ータ１２、拡張スロット（：７ネクタ）内に配置され、
それぞれ２０．２２及び２４で示すコンピュータ１２の
アドレス・バス、データ・バス及びコントロール°バス
をアクセスする。また、インターフェイス装置１０は同
軸ケーブル２８によりよりＭ　３２７４　／　６コンパ
チブル・クラスタ・コントローラ１４１Ｃ接続するだめ
のコネクタ２６を有する。

インターフェイス装置１０は、生嶽部分としてクラスタ
・コントローラ・インターフェイス４０、表示メモリ４
２、パーソナル・コンピュータ・インターフェイス４４
及び高速度プロセッサ４６を有し、これらは全て行先バ
ス５［］（８源）、コントロール・バス５２７びソース
・バス５４（８線Ｃを介して相互接続される。

クラストタ・コントローラ・インターフェイス４０はト
ランスミッタ・エンコーダ６０を有し、これはコントロ
ール・バス５２上に出力された１ｇ号忙応答して行先バ
ス５００８巌に１列フォーマントにて出力された信号に
よって表わされるデータ・バイトをよりＭ　６２７０直
列ビット・フォーマットに符号化する動作をして符号化
したビットな宍わ丁信号を生成し、同軸ケーブル２８介
してよりＭ３２７４／６コンパチブル・クラスタ・コン
トローラ１４に出力する。更に、クラスタ・コントロー
ラ・インターフェイス４０はレシーバ°デコーダ６２を
有Ｌ−”ｉ　これは同軸ケーブル２８を介してよりＭ　
３２７０直列ビット・フォーマットに符号化されたビッ
トを表わすピット４Ｗ号をよりＭ　６２７４／６コンパ
チブル・クラスタ・コントローラ１４から受信するもの
で、このビット信号を復号化して対応したデータ・バイ
トを発生する動作をし、かつコントロール・バス５２に
現われる信号に応答して並列フォーマットで現在データ
・バイトを表わす信号を８本のソース・バス５４上に出
力１−る動作をする。

例エバ、クラスタ・コントローラ°−ｆンターフエイス
４０は一つのパルス変成器、それぞれＤＰ８３４４０、
ＤＰ８３４１及びＤＳ３４８７と呼ばれているナショナ
ル・セミコンダクタ（休〕の６個のデバイスを用いてお
り、これらの構成はＤｒ８６４０及びＤＰ８３４１デバ
イス用にナショナル°セミコンダクタ（株）から発行さ
れているデータ・シートに詳細に説明されている。更に
、クラスダコントローラ・インターフェイス４０は一般
に７４００低電カシヨツトキーＴＴＬシリースの７４Ｌ
ＳＯ４と呼ばれている型のデバイスに集積さ４．ている
いくつかの回路のうちの一回路を形成する型のインバー
タ（回路）を用いている。このインバータはエネーブル
信号（ハイのとぎにアクティブ）を出力してＤＰ８３４
１のデータ出力をエネーブルにし、コントロール・バス
５２の線上に出力されているイキ号（ローのときにアク
ティブ）をデバイス・クラスタに読み込むために用いら
れる。また、クラスタ・コントローラ・インターフェイ
ス４ｕは一般に７４Ｉ、Ｓ　７４と呼ばれている型式の
一デバイスに全体を集積した箆の一対のＤ型フリップ・
フロラｆ（回路）を用いている。各り型フリップ・７０
ツブは、ＤＰ８３４１デバイスの出力Ｄ１０及びＤｌｌ
にそれぞれ出力された信号の（２進）状ｔ１！をラッチ
し、２＃Ｉ！のコントロール・バス５２のそれぞれを駆
動するランチ信号′Ｊｋ発生するため釦用いられると共
に、ラッチ状態ではＤＰ８３４ルジスタを読み込むのに
用いる前記信号に応答する。ＤＰ８３４０デバイスから
出力される１　８．８７　ＭＨｚの１可号はフントロー
ル・ハス５２　ノー麿を駆動し、インターフェイス装置
１０のマスク・クロック信号として用いられている。

表示メモリ４２はよりＭ３２７４／６コンパチゾル・ク
ラスタ・コントローラ１４により伝送されるデータ（キ
ャラクタ）の記憶部（２重バッファ）であり、コンピュ
ータ１２が発生した司視的衣示を更新してよりＭ　６２
７４　／　６コンパチブル・クラスタ・コントローラ１
４からのデータを受信する処理と、六ボメモリ４２を更
新する処理とを分離できるようにする。また、表示メモ
リ４２は口」視的表示を発生する際に用いられるデータ
のアクセスを尚速度プロセッサ４６に＠Ｓ台のよいもの
にする。

例えば、このような目的のために、表示メモリ４２は一
般に６１１６と呼はれている型の（６又は）４つのラン
ダム・アクセス・メモリ（ＲＡＭ　）を用いる。各ＲＡ
Ｍデバイス（４１１ｍ）の１１アドレス入力は辰示メモ
リ４２の内部のアドレス・バスの１６＃！のうちの下位
１１巌にそれぞれ接続される。また、各ＲＡＭデバイス
（４個）の４！ｒ８データ入出力は表示メモリ４２内の
データ・バスの８崖にそれぞれ接続されている。

７４Ｔ、ｌ８２７３Ｃ８ラツチ）と一般に呼ばれる型式
の一対のデバイスは、行先バス５０に出力された信号の
（２進）状態をラッチし、表示メモリ４２内のアドレス
・バスを駆動する信号を出力するために用いられる。７
４ＬＳ２７３デバイス（ロー（Ｌ）アドレス・レジスタ
と呼はれるデバイス）の一つの８データ入力は、８ｉ１
１ｉ１の行先バス５０のそれぞれに接続されている。筐
た、７４ＬＳ２７３デバイスの８データ出力は表示メモ
リ４２内のアドレス・バスの下位８嶽のそれぞれに接続
される。他の７４ＬＳ２７３デバイス（ハイ（Ｈ）アド
レス・レジスタと呼ばれるデバイス）のデータ入力のう
ちの５人力は行先バス５００下位５＃！のそれぞれに（
順番に）接続され、また対応するこのデバイスの５デー
タ出力は表示メモリ４２内のアドレス・バスの上位５麿
のそれぞれに０＠査Ｋ）Ｗ続すレテイル。各７４Ｌｓ２
７３デバイスのリセット入力（ローのときにアクティ゛
ソ）はコンピュータ１２のマスク・リセット信号（ロー
のとぎにアクティブ）が出力されるコントロール・バス
５２の１１Ｉ＋１に接続されている。

７４ＬＥＩ２７３デバイスの各ラッチ（クロック）入力
はコントロール・バス５２０２線のそれぞれに出力され
た信号に応答するもので、この２線は一般に７４１ＳＯ
４と呼ばれている型のデバイスに（他の反転回路と共に
）集積されている型の２インバータ（回路）のそれぞれ
を介して各ラッチ人力に、ｍ続されている。表示メモリ
４２内のアドレス・バ・δの下位各２−は７４ＬＳ３２
０２人力オア・ゲート（回路）の２人力にそれぞれ接続
され、ソの出力はコントロール・バス５２の１廟に接続
されている。

７４ＬＳ１３９と一般に叶はれている型のデバイス（２
対４ライン・デコーダ・マルチプレクサ）はＲＡＭデバ
イスの選択に用いられる。７４ＳＬ１３９デバイスのデ
コーダ・マルチプレクサの２人力は表示メモリ４２内の
アドレス・バスの上位２ｆＭのそれぞれ忙（順番に）接
続され、またこのデバイスの各４出力は４つのＲＡＭデ
バイスのそれぞれにおけるチップ・セレクト入力（ロー
のときにアクティブ）Ｋ接続される。７４ＬＳ１３９デ
バイスのエネーブル入力（ローのときにアクティブ）は
ロー論理レベル電圧（回路接地）に接続されている。各
ＲＡＭデバイスの出力エネーブル入力（ローのときにア
クティブ）はコントロール・バス５２の（単ン１巌に接
続されている。

７４ＬＳ　７４型７リツゾ・フロップ（回路ンはＲＡＭ
デバイスの＊’ｇ込み信号（ローのとぎにアクティブ）
を出力するために用いられる。フリップ・フリップのセ
ット入力（ローのときにアクティブ）はハイ論理レベル
電圧（＋５ボルト）に接続され、またこのフリップ・フ
リップのリセット（ローのときにアクティブ）及びデー
タ入力（）＼イのときにアクティブ）はインターフェイ
ス装置１０のマスク・リセット１き号が出力されるコン
トロール・バス５２に接続されている。このクリップ・
フロップのクロック入力はインターフェイス装置ＩＩＬ
１０のマスタ・クロック信号が出力されるコントロール
・バス５２０線に接続され、またこのフリップ・７０ツ
ブの反転データ出力は４つのＲＡＭデバイスの各書き込
み入力（ローのときにアクティブ）に接続されている。

最後に、７４Ｌ８２４４（）ライステート８ドライバ）
と一般に呼ばれる型の一対のデバイスを用い、その一方
が表示メモリ４２内のデータ・バスの各８腺に、行先バ
ス５０の８＋＊のそれぞれに出力された信号の（２進）
状態に対応した信号を選択的に出力するように接続され
ると共に、その他方が内部のデータ・バスの８ｍのそれ
ぞれに出力される信号の状態に対応した信号をソース°
バス５４の８＃！のそれぞれに選択的に出力するように
接続される。

７４１Ｓ２４４デバイスの２つの出カニネーブル入力の
前者は表示メモリ４２の７リツプ・７０ツブの反転デー
タ出力に接続され、７４ＬＳ２４４デバイスのエネーブ
ル入力の後者はコントロール・バス５２０１線に接続さ
れる。

パーソナル・コンピュータ・インターフェイス４４は、
コンピュータ１２からコンピュータ・キーボードのキー
の閉操作を識別する１バイトのデータを受け取るキーボ
ード・ランチ６６を有し、キーボード・ランチ６６はコ
ントロール・バス２４の信号により識別される度に、デ
ータ・バス２２を介してコンピュータ１２から送出され
る信号の状態をラッチするように動作し、またインター
フェイス装置１０のコントロール・バス５２１Ｃ出力さ
れた信号に応答して現在ラッテし℃いる信号の状態な表
わ丁信号をコントロール・バス２４の８巌を介して出力
するように動作するものである。また、パーソナル・コ
ンピュータ・インターフェイス４４はコンピュータ１２
に１バイトのデータを供給し、コンピュータ１２がそσ
）０］′視的表示メモリを良性するのに用いるＤＭＡラ
ッチ６８を有する。ＤＭＡランチ６８はインターフェイ
ス装置１ｕがコントロール・バス５２の信号を識別する
度に行先バス５υの８線の各信号状態をラッチする動作
をし、またコンピュータ１２がコントロール・バス２４
に出力した信号に応答して現在ラッチしている信号状態
を表わす信号をデータ・バス２２に出力するように動作
をする。

例えば、キーボードのデータ・バイトをラッチするキー
ボード・ラッチ６６は７４　Ｌ　、Ｓ　２４４（８ドラ
イバ）と一般に呼ばれている型のデバイスと、７４ＬＳ
２７．５　（８ランチ）と一般に呼ばれる型のもので、
コンピュータ１２が出力するコントロール・データの設
定（４ビツト）を表わす信号の状態をラッチするデバイ
スと、７４ＬＳ６７４（トライステート８ラツチ）（Ｋ
レジスタ）と一般に呼ばれる型のものであり、コンピュ
ータ１２から出力されるキーボードのデータ・バイ）ヲ
７ツチするデバイスと、アドレスをデコードする回路と
を用いている。７４ＬＳ２４４デバイスはコンピュータ
１２のデータ・バス２２上に出力された内容を表わすバ
ッファ信号をキーボード・ラッチ６６内のデータ・バス
に出力する。このため、７４ＬＳ２４４デバイスの８デ
ータ入力はデータ・ハ、Ｘ　２’ｌ　ｆ＞　３　、％ｔ
ｉｌのそれぞれに接続され、このデバイスの８デーク出
力はキーボード・ラッチ６ｂ内のデータ・バスをなす８
線のそれぞれに接続される。７４ＬＳ２４４デバイスの
２つのエネーブル入力（ローのときにアクティブ）はロ
ー論理レベルの電圧（回路接地）に接続される。

７４ＬＳ２７．デバイスの４データ入力はキーボード・
ラッチｂ６内の下位４線のそれぞれに接続され、また対
応するこのデバイスの４データ出力のうちの上位６デー
タ出力はコントロール・バス５２の６紛のそれぞれに出
力される。７４Ｌ８２７５デバイスの他のデータ出力は
７４ＬＳＯＯ型の２人力ナンド・デート（＠路）の１人
力に接続される。このナンド・デートの他の入力は７４
ＬＳ２７５デバイスのリセット入力に接続され、またこ
のナンド・デートの出力は７４ＬＳＯ４型のインバー　
：ｌ　（回路）に接続される。このインバータはコント
ロール・バス５２の各線を駆動するために用いるインタ
ーフェイス装置ｉｏのリセット信号を出力する。７４Ｌ
Ｓ２７３デバイスのリセット人力（ローのときにアクテ
ィブ）を駆動する信号は７４ＬＳＯ４型のインバータ（
回ｕ　）カニＩンビュータ１２のコントロール・バス２
４に出力されているリセット信号から発生させたもので
ある。

７４ＬＳ５７４デバイスの各８データ入力はキーボード
・ラッチ６６内のデータ・バスのそれぞれに接続され、
またこのデバイスの各８データ出力はソース・バス５２
０８線のそれぞれに接続されている。７４Ｌ８５７４デ
バイスの出カニネーブル入力はフントロール・バス５２
０１線にそれぞれ接続されている。

パー７ｔル・コンピュータ・インターフェイス４４のキ
ーボード・ラッチ６６のアドレス・デコード回路はコン
ピュータ１２かも出力される信号に応答して７４Ｌ８２
７３及び７４ＬＳ５７４デバイスをラッチ（クロッキン
グ）動作させる信号を発生する。キーボード・ラッチ６
６は、ＩＢＭ型　。

（ＩＢＭＰＣ）のパーソナル・コンピュータと共に用い
られる場合は、一般に２ＥＥ及び５ＫＢにより示される
２つの（コントロール）ボートから予め選択されている
１ボートを指定する出力命令を火打したときは、コンピ
ュータ１２から出力される信号に応答して７４ＬＳ２７
６デバイスのラッチ信号を発生するように動作する。ま
た、このアドレス・デコード回路は、一般に２ＥＦ及び
、５ＥＦにより示される２つの（キーボード）ボートか
ら予め選択されている１ポートを指定する出力茄令を実
行したときは、７４ＬＳ５７４デバイスを２ツチする４
８号を発生するように動作する。

特に、７４ＬＳ２７５デバイスのラッチ（クロック）入
力は第１の７４ＬＳＯＯ型２人力ナンド・ｒ−）（回路
）の出力に接続され、このナンド・ｒ−トの第１人力は
７４ＬＳＯ４型インバータを介シてコンピュータ１２の
アドレス・バス２０の下位アドレス線（一般にＡＵによ
り示す線）に接続される。第１のナンド・ｒ−トの第２
人力は７４　Ｌ　Ｓ　Ｏ，４型インバータを介して第１
の７４ＬＳ５２型の２人力オア・テートの出力に接続さ
れ、そのうちの１人力は第２の７４ＬＳ５２型の２人力
オア・デートの出力に接続される。第２の７４ＬｉＺ型
２人カオア・デートの各入力はアドレス・エネーブル及
び入出力書き込みにより一般に示すコントロール・バス
２４の各線（・・イのときにアクティブ及びローのとき
にアクティブ）に接続される。

第１のノア・デートの他の入力は第６の７４ＬＳ５２型
２人カオア・ｒ−）の出力に接続され、このオア・デー
トの１人力は一般にＡ４により示すアドレス・バス２０
０線に接続されている。第６の７４ＬＳ５２型の２人力
オア・テートの他の１人力は７４ＬＳ５０型の８人力ナ
ンド・デートの１出力に接続され、その８人力のうちの
７人力は一般にＡＩ、Ａ２．Ａ、５．Ａ５．Ａ６．Ａ７
及びＡ９により示すアドレス・バス２０のそれぞれに接
続されている。この７４ＬＳ５０型す／ド・ゲートの第
８人力は一対の７４ＬＳＱ４型のインバータから予め（
ジャンパにより）選択し１こ１出力に接続される。これ
らのインバータは直列に接続され、一般にＡ３１Ｃより
示すアドレス・バス２０上に出力された信号により駆動
される。７４ＬＳ５７４デバイスのラッチ（クロック）
入力は第２の７４ＬＳＯＯ型２人力ナンド・デートの出
力に接続される。第２のナンド・ゲートの第１人力は７
４　Ｌ　Ｓ　Ｏ’４型インバータを介して第１のナンド
・デートの第１人力に接続される。また、第２のナンド
・デートの第２人力は第１ナンド・デートの第２人力に
接続されている。最後に、７４Ｉ、８７４型フリツプ・
フロップを用い、そのデータ及びセット人力（ローのと
きにアクティブ）をハイ論理レベル電圧に接続し、その
クロック入力を第２ナンド・デートの出力に接続し、そ
のデータ出力をコントロール・バス５２０１線に接続し
、そのリセット入力（ローのときにアクティブ）を７４
ＬＳＯＡ型インバーｐを介して７４ｒ、ｓＯＤ型２型刃
人力ナンドートの出力に接続する。この７４ＬＳ００型
２人カナンド・テートは第１人力を７４１，８５７４デ
バイスの出力工事−デル入力に接続し、その他の入力を
インターフェイス装置１０のマスク・リセット信号が出
力されるコントロール・バス５２０線に接続している。

例えハ（パーソナル・コンピュータ・インターフェイス
４４）のＤＭＡランチ６８は一般に７４ＬＳ５７４によ
り示す型のデバイスを用い、データ・バイトを表わす信
号をラッチする。更にＤＭＡラッチ６８は第１及び第２
の７４Ｌｓ５２ｍ、２人力オア・デートと、７４ＬＳＯ
４インバータと、第１及び第２の７４ＬＳ１０９型Ｊ’
　−Ｋフロップ・フロップを備えるコントロール回路を
用いる。この７４ＬＳ５７４デバイスの各８データ入力
は行先バス５００８線にそれぞれ接続され、このデバイ
スの８データ出力はコンピュータ１２のデータ・バス２
２を形成する８線にそれぞれ接続される。７４Ｌ８．５
７４デバイスのラッチ（クロック）入力はインバータの
出力に接続され、このインバータはコントロール・バス
２４の１緋に接続され、７４ＬＳ５７４デバイスの出カ
ニネーブル入力（ローのときにアクティブ）は第１オア
・ゲートの出力に接続される。

Ｍ１オア・デートの２人力のうちの第１のものはコンピ
ュータ１２のコントロール・バス２４の、一般に入出力
リクエストと呼ばれる線に接続され、その第２のものは
一般にデータ肯定１及び２と呼ばれるコントロール・バ
ス２４０２線のうちの予め（ジャンパにより）選択した
１１ｔｉＩＫ接続されている。

第１の７リツプ・フリップのＪ（ローのときにアクティ
ブ）及びＫ（ローのときにアクティブ）セット入力はハ
イ論理電圧に接続される。第１のフリップ・フロップの
クロック入力はインバータの出力に接続される。またこ
のフリップ・フロップの反転データ出力及びリセット人
力（ローのときにアクティブ）は第２のフリップ・フロ
ップのセット入力（ローのときにアクティブ）に接続さ
れる。第２のフリップ・フロップのＪ及びＫ（ローのと
きにアクティブ）入力はロー論理電圧（回路接地）に接
続され、このフリップ・フリップのリセット入力（ロー
のときにアクティブ）はインターフェイス装置１０のマ
スクリセット信号が出力されるコントロール・バス５２
０線に接続される。第２の７リツプ・フロップのデータ
出力は、コントロール・バス５２０１線と、一般にデー
タ・リクエスト１及び６と呼ばれているコンぎユータ１
２のコントロール・バス２４の予め（ジャンパ扉により
）選択した１縁とに接続される。最後に、このフリップ
・フロップのクロック入力は第２のオア・ｒ−トの出力
に接続される。この第２のオア・デートの１人力は第１
のオア・デートの第２人力に接続され、その他の人力は
コンピュータ１２のコントロール・バス２４の、一般に
メモリ誓き込みと呼ばれている′ｍ（ローのときにアク
ティブ）に接続されている。

インターフェイス装置１υの各部分の動作は第２Ａ図か
ら第２Ｄ図において詳細に示す高速度プロセッサ４６に
より制御される。高速度プロセッサ４６は、ジャンプア
ドレスを発生ずるマルチプレクサ（第２Ａ図において全
体を１００により示す）、プログラム・カウンタ（全体
を１０２により示す）、（マイクロ・コード）プログラ
ム命令メモリ（全体を１０４により示す）、命令レジス
タ（全体を１０６により示す）、即値命令バッファ１０
８、命令デコード回路（第２Ｂ図において全体を１１４
により示す）、マシンーリ“イクル発生回路（全体を１
１６により示す）、Ｆレジスタ（スタック）（第２ｃ図
において全体を１２２により示す）、作業ＣＢ）レジス
タ（アキュムレータ）１２４、算術論理ユニット（ＡＬ
Ｕ）　（全体を１２８により示す）、一時記憶（Ｔ）レ
ジスタ１３０１条件テスト回路（第２Ｄ図において全体
を１３６により示ス）、行先バス・コントロール・レジ
スタ（全体を１３８により示す）、ソース・バス・コン
トロール・レジスタ（全体を１４０により示す及び出力
レジスタ（全体を１４２により示す）を主要部分として
含むように示しである。これらの部分は行先バス５０、
コントロール・バス５υ、ソース・バス５４．８線のＢ
バス１５０及び１６巌の命令バス１５２により相互接続
される。

マルチプレクサ１００（第２Ａ図に示ス）ハ１１ビット
からなる２つのジャンプ・アドレスを発生する。その一
方のアドレスの１１ビツトハソれぞれ１１騙のうちの対
応する１線に発生する信号の（２進）状態によりそれぞ
れ示される。この１１線には、下位ビットに対するソー
ス・バス５４の８線と、上位ビットに対する、全体を２
０２により示す６線が含まれる。他方のアドレスの１１
ビツトは、例えば８線あるＢバス１５０の５線のうちの
対応ずｈに出力された１ｇ号σ亘２進）状態によりそれ
ぞれ表わされる５ビツトから生成される。マルチプレク
サ１００は、ａ２１ＪＯ上に出力された１６号に応答し
て２つのジャンプ・アドレスの１つを選択する動作をす
る。

このために例えば、マルチプレクサ１００はそれぞれ２
０６，２０８及び２１０により示す６つの７４ＬＳ１５
７型のデバイス（４回８２対１ライン・セレクタ・マル
チプレクサ）を有する。デバイス２０６，２０８及び２
１Ｌｌの各選択人力は線２００に接続される。各デバイ
スのエネーブル（ストローブ）入力（ローのときにアク
ティブ）はロー論理レベル電圧（回路接地）に接続され
る。

デバイス２０６の４データ出力（Ｙ）は全体を２１４に
より示す４線のそれぞれに接続される。デバイス２０６
は＃２００（Ａ入力）かローｄ靜理レベル電圧となった
ときに選択されるもので、その４人力のうちの上位２人
力はＢパス１５υの下位２線にそれぞれ接続され、デバ
イス２０６の選択した他ノ入力はローー理電圧に接続さ
れる。デバイス２Ｕｔｉの他の４データ入力（８人力）
はソース・バス５４の下位４巌にそれぞれ接続される。

デバイス２０Ｂの４出力は全体を２１６により示す４線
にそれぞれ接続される。デバイス２０８は線２０υがロ
ー舖理レベル電圧となったときに選択されるもので、そ
の４人力のうちの６人力はＢバス１５ｕの下位５線のう
ちの上位６線にそれぞれ（順番に）接続され、デバイス
２０８の選択した残りの入力はハイ論理レベル電圧に接
続されている。デバイス２０８の他の４人力はソース・
バス５４の上位４線に（順番に）それぞれ接続されてい
る。最後に、デバイス２１０の４出力のうちの６つは全
体を２１８により示す６線にそれぞれ接続されている。

デバイス２１０は［２００がロー論理レベル電圧となっ
たときに選択されるものであり、対応するその３デーク
入力はロー論理レベル電圧に接続されている。また、こ
れらに対応する他の６データ入力はロー論理レベル電圧
では選択されないものであり、全体を２０２により示す
６線にそれぞれ接続されている。

プログラム・カウンタ１０２はそれぞれ前のアドレスを
増加させることにより、又はアドレスをマルチプレクサ
１００が選択したジャンプ・アドレスに設定することに
より一連の（マイクロ・コード）プログラム命令アドレ
スを出力する。例えば、プログラム・カウンタ１０２は
直列に接続され、２２２，２２４及び２２６により示す
６つの７４ＬＳＩ６ｉ型デバイス（同期カウンタ）を有
し、１１ぎットの命令アドレスを出力する。デバイス２
２２のキャリ出力は線２２８を介してデバイス２２４の
キャリ入力に接続され、またデバイス２２４のキャリ出
力は線２３ｔｌを介してデバイス２２６のキャリ入力に
接続されている。デバイス２２２，２２４及び２２６の
エネーブル入力はハイ論理レベル電圧に接続されている
。また、各デバイスのリセット入力（ローのときにアク
ティブ）は、インターフェイス装置ｔｉｏのマスク・リ
セット信号が出力されるコントロール・バス５２の線２
３２により示す）に接続される。前の命令アドレスを増
加させるため、デバイス２２２゜２２４及び２２６の各
クロック入力は巌２３４に接続され、アドレスを選択し
たジャンプ・アドレスに設定する。各デバイス２２４，
２２４及び２２６の並列ロード人力（ローのときにアク
ティブ）はａ！ｌ＋１２３６に接続される。デバイス２
２２の４データ入力、デバイス２２４の４データ入力及
びデバイス２２６の６データ入力は全体を２１４゜２１
６及び２１８により示す１１線にそれぞれ接続され、対
応するこれらのデバイスの１１データ出力は全体を２４
０で示す１１線にそれぞれ接続される。

プログラム・メモリ１０４は複数の（マイクロ・コード
の）プログラム命令を記憶しており、アドレス指定蓬命
令の一つを読み出す。例えば、プログラム・メモリ１０
４は一般にＴＢＰ　２８６１６６と呼ばれている型の２
つのプログラマブル・リード・オンリ・メモリ（ＦＲＯ
Ｍ）デバイスを有し、ここでは２４４及び２４６により
示されている。各デバイス２４４及び２４６の各アドレ
ス入力は全体を２４０１Ｃより示す１１線にそれぞれ接
続されている。デバイス２４４のデータ出力線は全体を
２５０により示す８線にそれぞれ接続されている。

デバイス２４６のデータ出力線は全体を２５２により示
す１１＃にそれぞれ接続されている。

例えば、命令レジスタ１０６は２５６及び２５８により
示す一対の７４ＬＳ２７３型デバイスを有し、これらは
全体を２５０及び２５２により示す線に送出される各信
号の状態をラッチするように接続されており、線２６０
に送出されたラッチ（クロック）信号に応答して命令バ
ス１５２の各１６巌にそれぞれラッチした状態をもつ信
号を出力する。命令バス１５２の１６？ｔＭは下から順
に１７０〜１８５により示される。

即値命令バッファ１０Ｂは、例えば全体を７４ＬＳ２４
４により示す型のデバイスを有するものであり、線２６
４に出力された出カニネーブル信号（ローのときにアク
ティブ）に応答し、ソース・バス５４の各８線上に命令
バス１５２の下位８線にそれぞれ出力された信号の状態
に対応した状態をもつ信号を出力する。

例えば、第２Ｂ図に示す命令デコード回路１１４は、３
００及び３０２により示す一対の７４ＬＳ　ｉ　６９型
デバイス（２対４ライン・デコーダ／マルチプレクサ）
をＭする。デバイス３００の２つの選択人力は命令バス
１５２の上位２＋ＩＩｉ！１８４及び１８５により示す
線）のそれぞれに接続されている。、また、デバイス３
０２の２つの選択入力は命令バス１５２０次に上位の２
巌（１８２及び１８３により示す＃　、）のそれぞれ接
続されている。デバイス３００のエネーブル入力はロー
論理レベル電圧に接続され、またデバイス３０２のエネ
ーブル入力は線３０４に接続される。デバイス３００は
、ジャンプ命令の場仕のように線１８４及び１８５上に
出力された′電圧レベルが共にロー（００）のときは線
３０６に、ＡＬＴＪ命令のためにこの′電圧レベルがロ
ーとハイ（０１）のときは＃３０８に、即値命令のため
にこの電位レベルが・・イとロー（１０）のときは＊３
１Ｌｌに、そしてレジスタ命令のためにこの電位レベル
が共にノ・イ（１１）のときは線３０４にロー論理レベ
ル電圧を出力するように動作をする。デバイス３０２は
、レジスタ命令のため、線３０４がローー理しベル′亀
圧になり、Ｔレジスタから指定したレジスタへの命令の
ために綴１８２及び１８３に出力された′電圧レベルが
共に（００）となったときは線３１２に、ビット・レジ
スタ命令のために電圧レベルがローと・・イ（０１）と
なったときは線３１４に、ベクトル制御されたリターン
命令のために電圧レベルが７・イとロー（１０）となっ
たときは線３１６に、そしてベクトル制御されたジャン
プ命令のために電圧レベルが共に・・イ（１１）のとき
は緋３１８にロー論理レベル電圧を出力するように動作
をする。

更に、命令デコーダ回路１１４は、一対のフリップ・フ
ロップと、高速度プロセッサ４６０制御信号を発生する
ように接続された全て７４００低電力シヨツトキＴＴＬ
型の多数のインバータ及びデートとを有する。これらの
制御（ｇ号には、１ｌｌｌ１１３３０を介するＦレジス
タ１２２の出カニネーブル信号（ローのときにアクティ
ブ）と、巌３３２を介するＴレジスタ１３０のラッチ１
６号と、＋ｌ１ｉ１２６４を介する即値バッファ２０Ｂ
の出カニネーブル信号（ローのときにアクティブ）と、
［３３４を介する行先レジスタの制御エネーブル４１号
（ローのときにアクティブ）と、線３３６を介するＦレ
ジスフ１２２の蕾き込みエネーブル信号（ローのときに
アクティブ）と、巌２３６を介するプログラム・カウン
タ１０２の（ジャンプ）ロード（設定）信号と、巌２０
口を介するマルチプレクサ１００のジャンプ・アドレス
選択信号と、線３３８を介する出力レジスタ１４２のロ
ード信号と、線２３４を介するプログラム・カウンタ１
０２のクロック信号とが簀まれる。

例えば、マシン・サイクル発生回路１１６は３５０及び
３５２により示す一対の７４ＬＳ１０９型フリツプ・フ
ロップと、３５４により示す７４ＬＳ１０９型デバイス
（２対４ライン・デコーダ／デマルチプレクサ）とを有
する。フリップ・フロップ３５０及び３５２とデバイス
３５４とは、コントロール・バス５２の３６０により示
す巌を介してインターフェイス装置１υから出力される
インターフェイス装置１０のマスク・クロック信号に応
答して４つのマシン・サイクルを定めるコントロール・
バス信号（ローのときにアクティブ）を４線に出力する
ように接続されている。このマシン・サイク号とを宮む
、高速度プロセッサ４６の各命令期間からなる。

例えば、第２Ｃ図に示すＦレジスタ（スタック）１２２
は４００及び４０２により示され、一般に７４Ｌ８１８
９と呼ばれる型の一対のデバイスと、４０４により示さ
れる７　４　Ｌ　Ｓ　２４０型のデバイスとを有する。

デバイス４００，４０２及び４０４は、命令バス１５２
の下位４線に出力された信号によりアドレス指定される
レジスタ・スタックに線３３６に出力されたＦレジスタ
１２２のラッチ（１１き込みエネーブル＞（ｆｔ号（ロ
ーのときにアクティブ）により指定された時点で行先バ
ス５００８線に出力された各信号の状態をラッチし、ま
た線３３０に出力された出カニネーブル１ｇ号（ローの
ときにアクティブ）によりエネーブルされたときは命令
バス１５２によりアドレス指定されたスタック・レジス
フにラッチされている状態をそれぞれもった信号をソー
ス・バス５４０８線に出力するように接続されている。

Ｂレジスフ（アキュムレータ）１２４は、例えば７４Ｌ
Ｓ３７４デバイスを接続しており、緋４１０に出力され
るラッチ信号により指定された時点で行先バス５００８
線に出力された各信号の状態をラッチし、かつラッチし
た状態をそれぞれ示す信号なりバス１５０の８縁に出力
する。

算術論理ユニット（ＡＬＬＹ）　１２８は命令バス１５
２に出力された信号により表わされるデータ・／々イト
（Ａオペランド）と、Ｂバス１５０に出力された信号に
より表わされるデータ・バイ）（Ｂオペランド）とに基
づき命令バス１５２に出力される信号により選択された
算術又は論理処理を実行し、その結果として行先バス５
０に出力される信号と、処理結果の反転キャリを表わす
線４１４の信号とからなるデータ・バイトを得る。

例えば、ＡＬＵ１２８は、４１６及び４１８により示す
一対の７４Ｌ８１８１型デノ々イスと、４２０により示
す７４ＬＳ６７５型デ／々イスとを有する。

両デバイス４１６及び４１８の８０．Ｓｌ、８２及びＢ
５Ｃ命令選択）により一般に示す入力は、命令バス１５
２の下位１２紛のうちの上位４？ＩＭ（１７８〜１８１
により示す線）に（順番に）それぞれ接続される。両デ
バイス４１６及び４１８の一般にＭにより示す入力（モ
ード制御）は命令バス１５２の下位１６番目の線１８２
に接続されている。また、デバイス４１８の反転キャリ
により一般に示される入力は命令バス１５２の下位１４
番目の線１８３に接続されている。デバイス４１８の反
転キャリ出力は線４２２を介してデバイスの反転キャリ
入力に接続されている。デバイス４１６の反転キャリ出
力は線４１４に接続されている。

ＡＵ−Ａ５により一般に示１−デバイス４１８の入力は
、ソース・バス５４の下位４線のそれぞれに接続される
。またデバイス４１６の各人力はソース・バス５４の上
位４憩のそれぞれに（順番に）接続されている。同様に
、一般にＢＯ〜Ｂ６により示されるデバイス４１Ｂの入
力はＢバス１５０の下位４線のそれぞれに接続され、ま
たデバイス４１６０ＢＱ−Ｂ３人力はＢパス１５０の上
位４線のそれぞれに（順番に）接続されている。一般に
ＦＯ〜Ｆ６により示されるデバイス４１６゜４１８の出
力はデバイス４２ｕに接続されている。

即ちデバイス４１８の出力は全体を４２４により示す４
線のそれぞれを弁して、またデバイス４１６の出力は全
体を４２６により示す４線のそれぞれを介してデバイス
４２０に接続されている。

デバイス４２０は、線３３２に出力されたラッチ信号に
より指定された時点で全体を４２４及び４２６により示
す線上に出力された信号の状態をラッチし、行先バス５
００８Ｍ上にラッチした状態のそれぞれを示す信号を出
力する。ここで、デバイス４１８から出力された信号に
対応する信号は行先バス５ｕの下位４線のそれぞれに出
力され、またデバイス４１６から出力された１ｇ号に対
応する信号は行先バス５ｕの上位４線のそれぞれに（順
番に）出力される。

扁速夏プロセッサ４６ｉＣもたらす速度低下を問題にし
１よい分野にこの発明を実施したものでは、デバイス４
２０を必要としないことに注目すべきである。このよう
な実施態様では、デバイス４１８及び４１６のＦＤ−Ｆ
５出力が直接対応する行先バス５０の各線に接続される
。

第２Ｄ図に示す条件のテスト回路１３６は、インターフ
ェイス装置１０の多数の部品（・・−ドウエア）条件か
ら選択された１つの（２進）状態を調べる。これらの条
件はそれぞれ（全体をコントロール・バス５２）の各線
上の部品から出力されたロー論理レベル電圧により示さ
れているものである。テスト回路１３６は選択したコン
トロール・バス５２０線に出力された状態に対応してい
る論理レベル′亀圧を線５０Ｕに出力する動作をする。

例えば、テスト回路１３６は、５０４により示スフ　４
　Ｌ　Ｓ　７４型のフリップ・フロップと、５Ｌ１６に
より示す７４ＳＬＯ４型のインバータとを有し、栂４１
４に出力された反転キャリ信号をラッチし、その反転信
号を１ｗ５０８に出力するように接続されている。更に
テスト回路１３６は、５１２及び５１４により示す一対
の７４ＬＳ２５型の４人力ノア・デートと、５１６によ
り示す７ＪＬＳＯＯ型の２人力ナンド・テートとを有し
、行先バス５０の８Ｍの全てがロー論理レベル電圧とな
ったときにのみロー論理電圧となる信号を線５１Ｂに送
出するように接続されている。更にテスト回路１３６は
５２２及び５２４により示す一対の７４ＬＳ１５１型の
デバイス（データ・セレクタ／マルチプレクサ）と、５
２６により示す７４ＬＳ　０４型のインバータと、５２
８により示す７４ＬＳ３２型の２入力オア・テートとを
有する。両デバイス５２２及び５２４０６つの選択入力
は命令バス１５２の下位１２＃ｉのうちの上位６線（１
７８〜１８０により示す線）に接続される。

デバイス５２４のエネーブル入力は命令バス１５２０次
の上位線（線１８１）に接続されている。また、デバイ
ス５２２のエネーブル入力はインｔＮ’ｌ−タ５２６を
介してｗ１８１に接続され工いる。デバイス５２２及び
５２４のデータ出力はオア・デー）５２８の２人力のそ
れぞれに接続され、オア・ゲー′ト５２８の出力はＩｆ
Ｍ５００に接続されている。

デバイス５２２の下位５デーク入力はコントロール・バ
ス５２の各線に（下から順に）接続される。即ち、（ク
ラスタ・コントロール・インターフェイス４０のトラン
スミンク・エンコー／６　Ｕ）ｖｐ８５４０デバイスは
送信レジスタ・フル（満杯）信号を発生し、ＤＰ８５４
ｏデバイスはトランスミッタ・アクティブ信号を発生し
くパーソナル・コンぎユータ・インターフェイス４４の
キーが−ド・データ・バイトをラッチする）キーざ一ド
・ラッチ６６のフリップ・フロップはキーボード・デー
タ・バイトが利用可能であることを示す１ｇ号を発生し
、第２（パーソナル・コンピュータ・インターフェイス
４４のＤＭＡデータをラッチするＤＭＡランチ６８のフ
リップ・フロップはデータ要求１ｇ号を発生し、表示メ
モリ４２のオア・デートは表示メモリ４２内のアドレス
・バスの下位２線が共にローー理レベル電圧となったこ
とを示す信号を発生ずる。デバイス５２２０次に上位の
データ入力は練５１８に接続される。

デバイス５２４の下位２データ入力はそれぞれ・・イ陶
理レベル電圧と５ｓｏａとに接続されている。デバイス
５２４の残りの６データ入力はコンンターフエイス４０
）トランスミッタ・エンｊ　−ダ６０は、Ｄｌｏのラッ
チ信号、Ｄｌｌのラッチ信号、（］ＩＰ８３４１デバイ
スが発生した）受信誤り信号、（ＤＰ８３４１デバイス
が発生した）受イ８データ可能信号及び（ｐｐＥ３５４
１デバイスが発生した）レシーバ・アクティブ信号を発
生する。

コントロール・レジスタ１４０はソース０バス５４の１
ｇ号駆動源を指定（エネーブルに）する。

例えばコントロール・レジスタ１４０は５４０により示
す７４ＬＳＯ４型のインバータと、５４２により示す７
４ＬＳ　１０型の６人力ナンド・デートと、５４４によ
り示す７４ＬＳ１３９型のデバイス（２対４ライン・デ
コーダ／デマルチプレクサ）とを有する。デバイス５４
４は、＋１ｉｔｊ１４５６ヲ介してインバータ５４０及
びナンド・ｒ　−ト５４２から出力される１ｇ号によっ
てエネーブルされたときは、命令バス１５２の下位２Ｉ
Ｎ（１７０及び１７１により示す＃）上に出力された信
号により選択されたコントロール・バス５２０廟上にソ
ース・バス５４のアクセス（出力）エネーブル４６号を
出力するように接続されている。デバイス５４４の４デ
ータ出力のうちの上位６データ出力は、コントロール・
バス５２０線に対して（下から順に）、（パーソナル・
コンピュータ・インターフェイス４４、キーボードのデ
ータ・バイトにラッチする）キーｄぐ一ト・２ツチ６６
の７４Ｌｓ５７４型のデバイス出力をエネーブルする信
号と、（クラスタ・コントロール・インターフェイス４
０の）トランスミッタ・エンコーダ６０をエネーブルす
る信号と、表示メモリ４２の７４ＬＳ２４４型のデバイ
ス出力なエネーブルする信号とを出力するよ５に接続さ
れている。

行先バス５０のコントロール・レジスタ１３８は行先バ
ス５０の１６号伝送先を指足するものであり、例えば５
５υにより示す７４Ｌ８１５８型のデバイス／６対８ラ
イン・デコーダ／デマルチプレクサ）と、５５２により
示す７４ＬＢＯ４型のインバーｌとを有する。デバイス
５５０は、（ローのときにアクティブのりセラ））？１
Ｍ２３２に出力された（ハイ論理レベル電圧）信号と、
線３３４に出力された（ハイのときにアクティブの）信
号とにより付勢されたときは、命令バス１５２（７’）
上位８線のうちの上位６線上に出力された信号により選
択されたコントロール・バス５２の１＃ｉ！上ニ行先バ
ス５０のラッチ信号を出力するように接続される。デバ
イス５５０の下位７出力は、コントロール・バス５２０
線に（下から順に）コンピュータ１２のインタラシト要
求信号、（クラスタ。

コントローラ・インターフェイス４０のトランスミッタ
・エンコーダ６０　）ｐｐ８６４０デバイスあき応答信
号、（パーソナル・コンピュータ・インターフェイス４
４の）　ＤＭＡラッチ６６０反転トライバ信号（７４Ｌ
ｓ５７４デバイス・クロック４８号）、Ｄｐ８６４０デ
バイス・レジスタの（送信〕ロード佃°号と、Ｂレジス
タ１２４のラッチ（クロック）１ｍ号、表示メモリ４２
の駆動（Ｌレジスタ・クロック）信号及び他の表示メモ
リ４２の駆動（Ｈレジスタ・クロック）信号を送出する
ように接続されている。

出力レジスタ１４０は（個別的に）（２進）状態が制御
可能な論理レベル電圧なコントロール・バス５２の多数
の線（全体を２０２により示す）のそれぞれに（同時的
）に出力するように動作なする。例えば、出力レジスタ
１４０は一般にＤＭ９５５４（ビット・レジスタ）によ
り示す型で、ここでは５７０及び５１２により示す一対
のデバイスと、５Ｔ４及び５７６により示す一対の７４
ＬＳＯＯ型の２人力ナンド・デートと、５７８により示
す７４Ｌ８．０４ｍのインバータとを有する。デバイス
５７（Ｉ及び５７２の６アドレス人力は命令バス１５２
の下位５Ｎ＜１７（Ｊ〜１７２により示す）にそれぞれ
接続され、またデバイス５７０及び５７２の谷データ入
力は館令バス１５２の下位第１２線（１８１により示す
）に接続されている。ナンド・デート５７４，５７６及
びインパークｂ７Ｂは命令バス１５２の下位第４１［１
１７３に出力された信号の状態により選択されたデバイ
ス５γ０及び５７２のうちの一つをエネーブルする信号
を出力するように接続されている。デバイス５７０の下
位６出力は全体な２０２により示す６ｍのそれぞれに接
続され、２つのジャンプ・アドレスの一方が出力された
ときはマルチプレクサ１００により用いられる一列の選
択信号部分を形成する信号な出力するように接続されて
いる。デバイス５７０の残りの５出力はコントロール・
バス５２の各線部ち（クラスタ・コントロール・インタ
ーフェイス４０のトランスミッタ・エンコーダ６０ｐｐ
８５４０デバイｘｐｌＯ，Ｄｉ　１及びパリティ入力を
それぞれ制御（駆動）する下位６出力に接続されている
。デバイス５７２の８データ出力はコントロール・バス
５２の各Ｍ　ｆｆ１ｌち（クラスタ・コントローラ・イ
ンターフェイス４０のトランスミッタ・エンコーダ６０
）Ｄｐ８３４０デバイス・パリティ（偶ｉ（奇？））人
力、Ｄ　Ｐ　８５４．１デバイス（データ（ステータス
））入出力及び（表示メモリ４２）のＲＡＭデバイスの
誓き込み入力を制御する下位第１．第６及び第５出力に
それぞれｊ妾続されている。

以下は高速度プロセッサ４６の命令フォーマットである
。

プロセッサ４６の命令フォーマット １５　８７　０ Ｘ　Ｘ　Ｘ　）ＤＸ　Ｘ　Ｘ　ＸＩＸ　Ｘ　Ｘ　ＸＩＸ
　Ｘ　Ｘ　Ｘ注：　＄＝指定なし ＪＭＰ命令： ＯＰ　ＮＯＴ条件アドレス ００　辛ＸＩＸ　Ｘ　Ｘ　ＸＩＸ　Ｘ　Ｘ　ＸＩＸ　Ｘ
　Ｘ　ＸＡＬＵ命令： ｏ　ｉ　ｘ　ｘｒｘ　ｘ　Ｘ　ＸＩＸ　Ｘ　Ｘ　ＸＩＸ
　Ｘ　Ｘ　ＸＡＬＵ命令コードのビット８→１６ ＢＩＴ　８干Ｓ　ＯＢＩＴ　１１＝Ｓ　４ＢＩＴ　９＝
８１　ＢＩＴ　１２＝Ｍ ＢＩＴ１０　＝　８３　ＢＩＴ　１３　＝　Ｃｎ即値　
命令： １０　Ｘ　ＸＩＸ　Ｘ　Ｘ　ＸＩＸ　Ｘ　Ｘ　ＸＩＸ　
Ｘ　Ｘ　Ｘレジスタ命令：（Ｔレジスタ間転送命令）命
令　レジスタ・ファイル中の行先レジスタ番号１１００
Ｉ来来辛米Ｉ米来来ｌｌＸＸＸＸ１１００Ｉ来来来半ｌ
ＸＸＸ０Ｉｅｌｌｌ米ぎット・レジスタ命令： １１ＱＩＩＸ＊来米工辛来米米ＩＸ　Ｘ　Ｘ　Ｘレジス
タ・ファイル復帰： １１１ＱＩ＊来米来Ｉ来来来来ＩＸ　Ｘ　Ｘ　ＸＪＭＰ
受信ベクトル： 命令 １１１　工Ｉ来来来米■米来米来工半来来米０００　Ｔ
レジスタのみ（結果を常時Ｔレジスタにセット）００１
　Ｈ表示アドレス、３ピツト来来来来■来ＸＸｘ０１０
　Ｌ表示アドレス、８ビツト ０１１　Ｂレジスタ（アキュムレータ）１００　Ｘレジ
スタ（送信レジスタ） ビット７６５　レジスタ ただし、４μｓおき以下では使用しないこと。

１１０　行先指定として使用したときはレベル６にてイ
ンタラブドをする。

１１１１ １００００　表示Ｎ山 １０００１　Ｒレジスタ（受信レジスタ）１００１０　
Ｘレジスタ（キーボード入力）１００１１　不使用 ビット・レジスタの定義 ｏｏｏｏ　ｘ　バンク選択ビｙ　）　０　（ＬＳＢ　）
０００１　Ｘ　バンク選択ぎット１ ００１０　Ｘ　バンク選択ビット２　（ＭＳＢ　）００
１１　Ｘ　送信データ・ビット１００１００　ｘ　送信
データ・ビット１１０１０１　Ｌｌ　送信データービッ
ト１０＝ノぐリテイ０１１０　不使用 ０１１１　不使用 １０００　０　送信奇数パリティ １０００　１　送信偶数パリティ １００１　不使用 １０１０　０　受信データー誤りコードｉｏ’＋ｏ　ｉ
　受信データーデータ １０１１　不使用（旧ＤＭＡ　） おいてプロセッサによりリセットされ ること １１０１　不使用 １１１０　不使用 １１１１　不使用 ジャンプ命令の条件コード 真条件二ビット１２＝。

偽条件二ビット１２＝１ ００００　無条件ジャンプ ０００１　Ａ＝Ｂ ００１０　キャリ＝１ ００１１　受信ビット１ｏ＝１ ０１００　受信ビット１１＝１ ０１０１　受信誤り ０１１０　受信データ可能 ０１１１　受信アクティブ １０００　送信レジスタ・フル １００１　送信アクティブ １０１０　キーボード久方あり １０１１　ＤＭＡ要求あり＝１．サービス中１１００　
ＡＤ及びＡ１表示柑ｌアドレス−０１１０１Ｔレジスタ
ー０（真でない） １１１０　不使用 １１１１　不使用 筒速度プロセッサ４６はマシン・サイクル発生回路１１
６から出力される１Ｈ号により疋められた４つのマシン
・サイクル（期間）において各命令を実行する。ＴＱに
より示す第１マシン・サイクルにおいては、前のアドレ
スを増加又はジャンプ・アドレスをプログラム・カウン
タ１υ０にロードして次の命令アドレス（全体を２４０
により示す線上の信号を表わす）を出力する。プログラ
ム・メモリ１０４は命令アドレス（（Ｍ号）に応答して
アドレス指定された命令を読み出し、その状態を示す信
号を命令クラスタ１０６にラッチする。命令レジスタ１
０６は命令バス１５２上にラッチした状態をもつ信号を
出力する。命令デコード回路１１４は命令（イぎ号）を
デコードし、命令にて指定したべ源をエネーブル１″る
１ど号な発生し、ソース・バス５４に送出する。Ｂバス
１５υ＋！　常時Ｂクラスタ１２４により駆動される。

＄　ｊ＃論理ユニット（ＡＬＴＪ）　１２８は、ソース
・バス５４上に出力された１６号により表わされるオペ
ランドに基づき、命令バス１５２上に出力された信号に
より指定された算術又は調理処理な実行し、その結果を
表わす１５号を出力してＴレゾラスタ１３（１−駆１ｔ
ｌｌ−１−ル。

Ｔ２により示す第６マシン・サイクルにおいては信号か
安定した後、Ｔレジスタ１３Ｕがｕ、ｏ１２８から出力
された（ｉＴ−号の状態をラッチし、かつラッチした状
態をもつ信号を行先バス゛１３Ｕに出力する。最後に、
Ｔ５により不す第４マシン・サイクルにおいては行先バ
ス５ｏに出力された信号の状態か命令により指定された
行先レジスタによりラッチされる。

即値バッファ１０Ｂは、即値命令及び（条件による）ジ
ャンプ命令の実行中に命令（信号）（の下位バイト（８
ビツト））からソース・バス５４の枢動信号を出力する
。ジャンプ命令ではＡＬ［］１２８、Ｔ　ｖシｘｐ　１
３０＆びＢ　Ｌ／シスｌ’　ｌ　’２４により即１直デ
ータ・バイトを（変更することなく結合してＢバス１ｓ
ｏｖ介してジャンプ・アドレスのマルチプレクサ１００
を駆動する。

テスト回路１３６及び命令デコード回路１１４は命令に
より指厘された（外部ハードウェア）条件の状態を調べ
る。これに基づき、ジャンプをする（ジャンプ・アドレ
スをプログラム・カウンタ１０υにロードする）が、し
ない（プログラム・カラン）＆増加させる）かを犬める
。その結果尚速度プロセッサ４６はハードウェア間接ジ
ャンプ砧令を実行する。

以上の開示を読んだ後は、この発明の何らかの変更及び
修正は当該技術に習熟する者に宸いて疑いなく明らかと
なる。従って、Ｉ侍ｉｆ’Ｆ　ｍＡ　；ｆのＩＩＩａ囲
は、このような変更及び修正の全てをこの発明の具の精
神及び範囲内に含まれるものとしてＭ＃＜されることを
意図するものである。

【図面の簡単な説明】

第１図はこの発明による１８Ｍ６２７４／６コンパテイ
ゾル・クラスタ・コントローラ・インタフェイスのブロ
ック図とこれに伺するパーソナル・コンピュータの斜視
図とをＭｉ’Ａ　ハせたブロック図、第２Ａ図から第２
Ｄ図は第１図に示した面速度プロセッサを示すブロック
図である。 １０・・・インターフェイス装置、 １２・・・コンピュータ、 １４・・・１８Ｍ５２７４／６コンパチプル・クラスタ
・コントローラ、 １６・・・ＩＢＭ　６２７０コンピユータ・システム、
２υ・・・アドレス・バス、 ２２・・・データ・バス、 ２４．２５・・・コントロール・バス、４２・・・表示
メモリ、４６・・高速度プロセッサ、５０・・・行先バ
ス、５４・・・ソース・バス、６０・・・トランス・ミ
ッタ・エンコーダ、６ｕ・・・レシーバ・デコーダ、 ６６・・・キーボード・ラッチ、６８・・−ＤＭＡラッ
チ１００・・・マルチプレクサ、 １０２・・・プログラム・カウンタ、 １０４・・・プログラム・メモリ、 １ｕ６・・・命令レジスタ、 １０８・・・即１直命令バッファ、 １１４・・・命令デコード回路、 １１６・・マシン・サイクル発生回路、１２２・・・Ｆ
レジスタ、 １２８・・・真術舖理ユニツ）　（ＡＬＵ）、１３０・
・Ｔレジスタ、 １３６・・・テスト回路、 １４０・・・コントロール・レジスタ、１４２・・・出
力レジスタ、 １５０・・・Ｂバス、 １５２・・・館令バス。 代理人　浅　村　皓

Claims (1)

1. 【特許請求の範囲】 ｔｌＪ　命令バスと、ソース・パスと、Ｂ／々スと、行
   先バスと、命令アドレスを表わすアドレス信号を発生す
   ると共にクロック１１号に応答して前記命令アドレスを
   増加するように動作をするプログラム・カウンタと、複
   数の命令を記憶すると共に、前記アドレス信号に応答し
   てアドレス指定された前記命令の一つを表わす命令信号
   を出力するように動作をするプログラム・メモリと、一
   つの信号に応答し【前日己命令信号のそれぞれの状Ｍ？
   １′ラッチすると共に、ラッチした前記命令１１号の状
   態σ）それぞれを有する信号を前記命令バスに出力する
   ように動作をする砧令しノスタと、第１オペランドとし
   て前記ソース・バスに出力された信号及び第２オペラン
   ドして前記Ｂバスに出力された信号により、前記命令バ
   ス信号の少なくとも復航により指定された複数の命令の
   一つを実行してその結果を表わす信号を出力する算術論
   理ユニットと、前記行先パス上に前記結果を表わす信号
   を出力する手段と、一つの信号に応答して前記行先バス
   の各信号状態をランチし、かつラッチした前記行先バス
   の信号状態のそれぞれを有する信号を前記Ｂバスに出力
   するように動作をするＢレジスタと、複数のスタック・
   レジスタを有すると共に、一つの信号に応答して前記命
   令バスの少な（とも複数の（Ｍ号によりアドレス指定さ
   れた前記スタック°レジスタの一つに前記行先バスの各
   信号状態をラッチするように動作をし、かつ一つの出カ
   ニネーブル信号に応答して前記命令バスの少ｌｔ、くと
   も複数の前ｉｉｃ！　４８号によりアドレス指定された
   ｔｒｔｌ記スタラスタツクスタの１つにラッチされてい
   る前記行先バスの各４８号状態をそれぞれ１する４８号
   を１５ｉＪ　Ｈ己ソース・パスに出力するレジスタ・ス
   タックと、タイミング信号を発生する回路と、前記命令
   バスの信号の少な（とも複数に応答して前記タイミング
   信号を発生する前記回路により指定される各時点にて前
   記プログラム・カウンタのクロック信号、前記命令レジ
   スタのラッチ信号、前記Ｂレジスタのラッチ信号、前記
   レジスタ・スタックのラッチ信号及び前記レジスタ・ス
   タックの出力エネーゾル信号を出力するように動作をす
   る命令デコード回路との組み合せからなるプロセッサ。 （２）　特許請求の範囲第１項記載のプロセッサにおい
   て、更に前記Ｂパスの少な（とも複数の信号から第１ジ
   ヤンプ・アドレスを出力し、かつ前記ソース・パスの少
   なくとも複数の信号から第２ジヤンプ・アドレスを出力
   するマルチプレクサを備えると共に、前記マルチプレク
   サは一つの信号に応答して前記第１及び第２ジヤンプ・
   アドレスの一つを選択するように動作し、更に前記プロ
   グラム・カウンタはロード信号に応答して前記命令アド
   レスを、選択した前記ジャンプ・アドレスにセットし、
   更に前記命令デコード回路は前記命令パスの複数の前記
   信号に応答して前記マルチプレクサの選択信号及び前記
   プログラム・カウンタのロード信号を出力するようにし
   たことを特徴とするプロセッサ。 （３）特許請求の範囲第１項記載のプロセッサにおいて
   、更に出カニネーブル信号に応答して前記命令バスの信
   号−におげろ同一番号のそれぞれの状態に対応した信号
   を前記ソース・パスに出力するように動作をする即値バ
   ッファな備えると共に、更に前記命令デコード回路は前
   記命令バスの信号に応答して前記即値バッファの出カニ
   ネーブル１ｇ号を発生するように動作をすることを特徴
   とするプロセッサ。 （４）特許請求の範囲第１項記載のプロセッサにおいて
   、更に複数の線を有するコントロール・バスと、前記コ
   ントロール・パスの各線に複数の１ｇ号を出力して外部
   の回路を制御する出力レジスタとを備えると共に１前記
   出力レジスタは前記合金バスの少なくとも複数の信号に
   応答し、前記命令バスの少なくとも複数の前記信号によ
   りアドレス指定された前記コントロール・バスの各想に
   出力される信号を前記命令バスの複数の信号のうちの少
   な（とも一つの信号により示される状態に設定すること
   を特徴とするプロセッサ。 （５）特許請求の範囲第１項記載のプロセッサにおいて
   、更に複数の線と、前記Ｂバスの少な（とも複数の信号
   からジャンプ・アドレスを生成する手段と、前記コント
   ロール・バスの各線に出力された外部信号の状態により
   それぞれ示される複数の外部条件を試験するテスト手段
   とを備えると共に、前記テスト手段は前記命令バスの少
   な（とも複数信号によりアドレスされた前記コントロー
   ル・パスの一線に出力された信号の状態に応答して一つ
   の条件状態信号を出力するように動作し、良に前記プロ
   グラム・カウンタは一つのロード信号Ｋ　応答して前記
   命令アドレスを前記ジャンプ・アドレスに設定するよう
   に動作し、更に前記命令デコード回路は前記命令バスの
   Ｉ！数の信号及び前記条件状態信号に応答して前記プロ
   グラム・カウンタのロード信号を出力するように動作を
   することを特徴とするプロセッサ。 （６）特許請求の範囲第１項記載のプロセッサにおいて
   、更に複数の線を有するコントロール・バスと、前記Ｂ
   バスの少なくとも複数の信号から第１ジヤンプ・アドレ
   スを生成し、かつ前記ソース・パスの少な（とも複数の
   信号から第２ジヤンプ・アドレスを生成すると共に、一
   つの４８号に応答して前記第１及び第２ジヤンプ・アド
   レスの一つを選択するように動作をするマルチプレクサ
   と、前記コントロール°パスの各ａ＜出力された外部信
   号の状態により示される複数の外部条件を試験すると共
   に、前記命令バスの少なくとも複数の信号によりアドレ
   ス指定されたコントロール・バスの１線に出力された信
   号の状態に応答して一つ条件状態信号を出力するように
   動作をするテスト手段とを備えると共に、更に前記プロ
   グラム・カウンタは一つのロード信号に応答して前記命
   令アドレスを選択したジャンプ・アドレスＩｃ設定する
   ように動作をし、更に前記命令デコード回路は前記命令
   バスの複数の前記信号に応答して前記マルチプレクサの
   選択信号を出力するよ５に動作をし、史に前記命令デコ
   ード回路は前記命令バスの複数の前記信号及び前記条件
   状態信号に応答して前記プログラム・カウンタのａ−ド
   信号を出力するよ５に動作をすることを特徴とするプロ
   セッサ。 （力　特許請求の範囲第６項記載のプロセッサにおいて
   、更に出カニネーブル信号に応答して前記命令バスと同
   一番号の信号のそれぞれの状態に対応した前記ソース・
   バスの信号を出力するように動作をする即値バッファを
   備えると共に、更に前記命令デコード回路は前記命令バ
   スの複数の前記信号に応答して前記即値バッファの出力
   エネーブル４６号を出力するように動作をすることを特
   徴とするプロセッサ。 （８）　特許請求の範囲第７項記載のプロセッサにおい
   て、更に前記各コン）ｏ−ル・バスの各線に複数の信号
   を出力して外部回路を制御する出力レジスタを備えると
   共に、前記出力レジスタは前記命令パスの少なくとも複
   数の信号に応答して前記命令パスの少なくとも複数の信
   号によりアドレス指定された前記コントロール・バス・
   ラインの１線に出力される信号を前記命令バスの一１！
   数の前記信号のうちの少なくとも１つにより示された状
   態に設定するように動作をすることを４Ｉ徴とするプロ
   セッサ。 （ｇ）３２７０コンパチブル・システムにパーソナル・
   コンピュータを接続するインターフェイス装置において
   、 複数の憑を有するコントロール・バスト、行先バスと、
   ソース・バスト、前記コントロール・バスに出力された
   信号に応答して前記行先バスに並列フォーマットにて出
   力された信号により弐わされると共に６２７０直列ビッ
   ト・フォーマットに符号化されたデータ・バイトな表わ
   ｊ％ｌｒ号を生成して前記３２７０コンバチゾル・シス
   テムにより伝送し、前記直列ビット・フォーマットに符
   号化された一つのデータ・バイトを表わすｌｉＴ号を前
   記ソース・バスに１列フォーマットにて生成して前記６
   ２７０コンパチブル・システムにより伝送し、かつ前記
   コントロール・バスの各線に少なくとも一つのシステム
   ・インターフェイス条件を表わす（ｉ号を出力するシス
   テム・インターフェイスと、前記コントロール・バスに
   出力された各イハ号に応答して前記パーソナル・コンピ
   ュータにより用いもれるべく前記行先バスに出力された
   信号の状態をラッチし、前記パーソナル・コンピュータ
   から出力された信号を前記ソース・バスに出力し、かつ
   前記コントロール・バスの各線に少な（とも一台のパー
   ソナル・コンピュータのインターフェイス条件を表わす
   信号を出力するように動作をするパーソナル°コンピュ
   ータ・インターフェイスと、命令パス、Ｂパス、前記Ｂ
   パスに出力された複数の信号からジャンプ・アドレスを
   生成する手段、一つの命令アドレスを表わす信号を発生
   すると共に、クロック信号に応答して前記命令アドレス
   を増加するように動作すると共に１一つのロード信号に
   応答して前記命令アドレスを前記ジャンプ・アドレスに
   設定するよ５に動作をするプログラム・カランタ、複数
   の命令を記憶すると共に、前記アドレス信号に応答して
   アドレス指定された＃記命令の一つを表わす信号を出力
   するように動作をするプログラム・メモリ、一つの１１
   号に応答して前記命令信号の各状態をラッチし、ラッチ
   した前記命令信号の各状態をもつ信号を前記命令パスに
   出力する命令レジスタ、第１オペランドとして前記ソー
   ス・バスの信号及び第２オペランドとして前記Ｂパスに
   出力された信号により前記命令バスの少なくとも複数の
   信号により指定された複数の命令の一つを実行してその
   結果を表わす信号を出力する算術論理ユニット、前記結
   果を表わす信号な前記行先バスに出力する手段、一つの
   信号に応答して前記行先バスの各信号の状態をラッチし
   、かつラッチした前記行先バスの各信号の状態を有する
   信号を前記Ｂバスに出力するように動作をするＢレジス
   タ、複数のスタック・レジスタを有すると共に、一つの
   信号に応答して前記命令バスの少なくとも複数の信号に
   よりアドレス指定された前記スタック・レジスタの一つ
   に前記行先バスの各信号の状態をラッチする動作をする
   と共に、一つの出カニネーブル信号に応答して前記命令
   バスの複数の前記信号によりアドレス指定された前記ス
   タック・レジスタの一つにラッチされている前記行先バ
   スの’！信号状態をそれぞれ有する信号を前記ソース・
   バスに出力するレジスタ・スタック、前記システム・イ
   ンターフェイス及び前記パーソナル・コンピュータ・イ
   ンターフェイスを制御すルコン）ロール・バスの信号を
   出力すると共に１前記命令バスの少なくとも複数の信号
   に応答して前記命令バスの少なくとも複数の前記信号に
   よりアドレス指定された前記コントロール・バスの１蔵
   に出力されている信号を前記命令バスの少なくとも複数
   の前記信号により表わされる状態に設定するように動作
   をする出力レジスタ、前記命令バスの少な（とも複数の
   信号によりアドレス指定されり前記コントロール・バス
   の１線に出力された信号の状態に応答して一つの条件状
   態イハ号を出力するように動作をするテスト手段、タイ
   ミング信号を発生する回路、並びに前記命令バスの少な
   （とも複数の信号及び前記条件状態信号に応答し、前記
   タイミング信号を発生する前記回路により定められる各
   時点にて前記プログラム・カウンタのクロック信号、前
   記プログラム・カウンタのロード信号、前記命令レジス
   タのラッチ信号、前記Ｂレジスタのラッチ信号、前記レ
   ジスタ・スタックのラッチ信号及び前記レジスタ・スタ
   ックの出方エネーゾル信号を出方するように動作をする
   命令デコード回路を有するプロセッサとの組み合せから
   なるインターフェイスｉｔ。 （ＩＱ＋　特許請求の範囲第９項記載のインターフェイ
   ス装置において、更に前記プロセッサは一つの出カニネ
   ーブル信号に応答して前記命令バスの同一番号の信号の
   それぞれの状態に対応する信号を前記ソース・ハスに出
   力するように動作をする即時バッファを備え、更に前記
   命令デコード回路は前記命令バスの複数の信号に応答し
   て前記即時バッファの出カニネーブル信号を出方するよ
   うに動作をすることを特徴とするインターフェイス装置
   。