JPS6083101A - プロセス制御装置 - Google Patents
プロセス制御装置Info
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- JPS6083101A JPS6083101A JP19065583A JP19065583A JPS6083101A JP S6083101 A JPS6083101 A JP S6083101A JP 19065583 A JP19065583 A JP 19065583A JP 19065583 A JP19065583 A JP 19065583A JP S6083101 A JPS6083101 A JP S6083101A
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- Japan
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- output
- data
- error
- computer
- control target
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明はプロセス制御装置に係り、特に複数個の制御目
標値パターンをあらかじめ各メモリーモジュールに記憶
し、これをタロツク１ｇ号に同期して読み出すことによ
って複数台の被制御装置を同期制御するプレプログラム
制御方式のプロセス制御装置に関する。
標値パターンをあらかじめ各メモリーモジュールに記憶
し、これをタロツク１ｇ号に同期して読み出すことによ
って複数台の被制御装置を同期制御するプレプログラム
制御方式のプロセス制御装置に関する。
加速器のマグネット電源の制御装置のように複数台の被
制御装置の制御目標を同期させて制御する必要のあるプ
ロセス制御装置では、あらかじめ各被制御装置の制御目
標値パターンを計算機により算出し、これを各メモリー
モジュールのメモリに転送しておき、プロセスの制御中
はクロック信号に同期してメモリーモジュールより制御
目標値を読み出して被制御装置を制御するプレプログラ
ム制御方式がとられる。
制御装置の制御目標を同期させて制御する必要のあるプ
ロセス制御装置では、あらかじめ各被制御装置の制御目
標値パターンを計算機により算出し、これを各メモリー
モジュールのメモリに転送しておき、プロセスの制御中
はクロック信号に同期してメモリーモジュールより制御
目標値を読み出して被制御装置を制御するプレプログラ
ム制御方式がとられる。
すなわち、第１図に示すように各被制御装置５ａ、・・
・・・、５ｎ （例えばマグネット電源）の制御目標値
パターン（例えばマグネット電流値）を計算機ｌで計算
し、データバス２を介して、あらかじめ各メモリーモジ
ュール３ａ、・・・・・、３ｎに転送しておく。そして
、このメモリーモジュール３ａ。
・・・、５ｎ （例えばマグネット電源）の制御目標値
パターン（例えばマグネット電流値）を計算機ｌで計算
し、データバス２を介して、あらかじめ各メモリーモジ
ュール３ａ、・・・・・、３ｎに転送しておく。そして
、このメモリーモジュール３ａ。
・・・・・、３ｎ のデータをタイミングモジュール４
からのクロック１８号に同期して読み出し、各被制御装
置５ａ、・・・・、５ｎはその出力値がこの制御目標値
に追従するようにその出力値を制御する。
からのクロック１８号に同期して読み出し、各被制御装
置５ａ、・・・・、５ｎはその出力値がこの制御目標値
に追従するようにその出力値を制御する。
第２図はメモリーモジュール３ｉ（ｉ＝ａ、・・・＋’
）の詳細なブロック構成図、第３図はその動作を説明す
るだめのタイミング図である。タイミングモジュール４
の内部に肩するクロック発生回路６から出力されたクロ
ック信−号Ｔがメモリーモジュール３１に入力され、Ｔ
の立ち上がりでアドレスカウンタ７１の出力ＡＩで指定
されるアドレスＭのメモリ８１の内容がラッチ９１に補
足され、ランチの出力Ｄｉが更新される。クロック信号
Ｔの立ち下がりでラッチ９１の出力Ｄｉは固定されると
ともにアドレスカウンタ７１の出力ＡＩは（新され、次
の指定アドレスＭ＋１となる。また、パリティエラー検
出回路１０ｉは更新されたデータＤ亀のパリティチェッ
クを行なう。
）の詳細なブロック構成図、第３図はその動作を説明す
るだめのタイミング図である。タイミングモジュール４
の内部に肩するクロック発生回路６から出力されたクロ
ック信−号Ｔがメモリーモジュール３１に入力され、Ｔ
の立ち上がりでアドレスカウンタ７１の出力ＡＩで指定
されるアドレスＭのメモリ８１の内容がラッチ９１に補
足され、ランチの出力Ｄｉが更新される。クロック信号
Ｔの立ち下がりでラッチ９１の出力Ｄｉは固定されると
ともにアドレスカウンタ７１の出力ＡＩは（新され、次
の指定アドレスＭ＋１となる。また、パリティエラー検
出回路１０ｉは更新されたデータＤ亀のパリティチェッ
クを行なう。
第３図中に示した周期Ｔｎｏｒｍａｌ はデータにパリ
ティエラーがない場合の１周期を示すが、Ｔｅｒｒｏｒ
の周期ではパリティエラーが演出きれた場合を示し、パ
リティエラー検出回路１０１の出力Ｐｉはす（１（Ｈｉ
ｇｈ ）となる。１１１は被制御装置５Ｉにデータを
送るための出力バッファである。
ティエラーがない場合の１周期を示すが、Ｔｅｒｒｏｒ
の周期ではパリティエラーが演出きれた場合を示し、パ
リティエラー検出回路１０１の出力Ｐｉはす（１（Ｈｉ
ｇｈ ）となる。１１１は被制御装置５Ｉにデータを
送るための出力バッファである。
従来のプロセス制御装置では、パリティエラー検出回路
１（）１の出力ＰｉがＩＨ’になると、例えば割込み処
理により、エラーの発生を計３７機ｌに通知する機能を
有しているが、エラーのデータもそのまま被制御装置５
Ｉへ出力されてかり、被制御装（置５１はこのエラーの
制御目標値に従って誤った制御を行なっていた。
１（）１の出力ＰｉがＩＨ’になると、例えば割込み処
理により、エラーの発生を計３７機ｌに通知する機能を
有しているが、エラーのデータもそのまま被制御装置５
Ｉへ出力されてかり、被制御装（置５１はこのエラーの
制御目標値に従って誤った制御を行なっていた。
このため、このエラー状態からの回復は不可能であり、
通常は制御装置の運転を一担停止後、制御目標値パター
ンを再度メモリーモジュールに転送し、運転をやり直さ
なければならないという問題点があった。
通常は制御装置の運転を一担停止後、制御目標値パター
ンを再度メモリーモジュールに転送し、運転をやり直さ
なければならないという問題点があった。
〔発明の目的ｊ
本発明の目的は、メモリーモジュールを使用したブレプ
ロダラム方式の従来のプロセス制御装置の上記問題点を
改善するために、エラーデータを被制御装置へ出力する
以前に検出し、エラーからの回復処理を行なうことによ
って運転を継続できるようにしたプロセス制御装置を提
供することにある。
ロダラム方式の従来のプロセス制御装置の上記問題点を
改善するために、エラーデータを被制御装置へ出力する
以前に検出し、エラーからの回復処理を行なうことによ
って運転を継続できるようにしたプロセス制御装置を提
供することにある。
本発明は上記目的を達成するために計算機から出力され
た被制御装置のｊｌｌｉ制御目標データをあらかじめ記
憶するメモリと、タイミングモジュールから出力された
（Ｊｌのクロック信号に同期して読み出した前記’＋１
ｉｌｌ ｉ卸目標ゲータを保持しＣ前記被制御装置の制
御卸１４硬として出力する第１のランチ回路と、前記第
１のラッチ回路で保持した制御目標データをチェックし
て異常が検知されたとき前記計算機へエラー検出信号を
出力するパリティエラー検出回路を具備したプロセス制
御装置に卦いて、前記タイミングモジュールから出力さ
れる第２のクロック信号により前記第１のラッチ回路の
出力信号を保持してその保持信号を前記被制御装置の制
＃目標として出力する第２のラッチ回路と、前記エラー
検出信号により前記第２．のクロック信号の出力を停止
して前記第２のラッチ回路のデータの更新を停止し前記
計算機のエラー回程処理により前記メモリの制御目標デ
ータを正しく書き換え前記エラー検出信号がリセットさ
れたとき再び前記第２のクロック信号を出力するエラー
処理回路を設け、エラーが発生したとき、削算機が自動
的にエラー回復処理を行って運転を継続できるようにし
たプロセス制御装置である。
た被制御装置のｊｌｌｉ制御目標データをあらかじめ記
憶するメモリと、タイミングモジュールから出力された
（Ｊｌのクロック信号に同期して読み出した前記’＋１
ｉｌｌ ｉ卸目標ゲータを保持しＣ前記被制御装置の制
御卸１４硬として出力する第１のランチ回路と、前記第
１のラッチ回路で保持した制御目標データをチェックし
て異常が検知されたとき前記計算機へエラー検出信号を
出力するパリティエラー検出回路を具備したプロセス制
御装置に卦いて、前記タイミングモジュールから出力さ
れる第２のクロック信号により前記第１のラッチ回路の
出力信号を保持してその保持信号を前記被制御装置の制
＃目標として出力する第２のラッチ回路と、前記エラー
検出信号により前記第２．のクロック信号の出力を停止
して前記第２のラッチ回路のデータの更新を停止し前記
計算機のエラー回程処理により前記メモリの制御目標デ
ータを正しく書き換え前記エラー検出信号がリセットさ
れたとき再び前記第２のクロック信号を出力するエラー
処理回路を設け、エラーが発生したとき、削算機が自動
的にエラー回復処理を行って運転を継続できるようにし
たプロセス制御装置である。
本発明によるプロセス制御装装置の一実施例を第４図な
いし第６図を使って以下に説明する。
いし第６図を使って以下に説明する。
第４図において、メモリーモジュール３１ニハラツチ９
１を新に設け、ラッチ９亀の出力をパリティエラー検出
回路ｌＯ１に入力する。タイミングモジュール４の内部
に有するクロック発生回路６の出力ＴｅａはＡＮＤゲー
ト１３ａを経て各メモリーモジュール３１のラッチ９１
を制御するとともに、遅延回路１２により遅延したクロ
ックＴ、ｂを出力しＡＮＤグー） １３ｂを経て、各メ
モリーモジュールのラッテ９１、パリティエラー検出回
路１０ｉを制御し、アドレスカウンタ７Ｉをカウントア
ツプする。また、クロック発生回路６のＢＮＡ／ＤＩ８
入力はクロックの発生を許可／禁止するもので、ＥＮＡ
／ＤＩ８人力がＩＨｌで許可、ＩＬ−で禁止である。各
メモリーモジュールのパリティエラー検出回路１０１の
出力ＰｉはＮＯＲ，ゲート１４に送られる。
１を新に設け、ラッチ９亀の出力をパリティエラー検出
回路ｌＯ１に入力する。タイミングモジュール４の内部
に有するクロック発生回路６の出力ＴｅａはＡＮＤゲー
ト１３ａを経て各メモリーモジュール３１のラッチ９１
を制御するとともに、遅延回路１２により遅延したクロ
ックＴ、ｂを出力しＡＮＤグー） １３ｂを経て、各メ
モリーモジュールのラッテ９１、パリティエラー検出回
路１０ｉを制御し、アドレスカウンタ７Ｉをカウントア
ツプする。また、クロック発生回路６のＢＮＡ／ＤＩ８
入力はクロックの発生を許可／禁止するもので、ＥＮＡ
／ＤＩ８人力がＩＨｌで許可、ＩＬ−で禁止である。各
メモリーモジュールのパリティエラー検出回路１０１の
出力ＰｉはＮＯＲ，ゲート１４に送られる。
第５図は本発明（第４図）の動作タイミングを示したも
のである。
のである。
パリティエラーが無い場合の１周期をＴｎｏｒｍａｌで
示す。Ｔｎｏｒｍａｌ では、各メモリーモジュールの
パリティエラー検出回路１０ｉの出力Ｐｉは−Ｌ”（Ｌ
ｏｗ）の状態にあり、そのＮＯＲグー）１４の出力ＰＴ
はＩＨｌであるため、クロック発生回路６はクロックの
発生が許可の状態にあり、ＡＮＤグー） １３ａ１１３
ｂはクロック発生回路６及び遅延回路１２の出力信号を
通過させる状態にある。クロック発生回路６の出力Ｔ１
ａはＡＮＤゲート１３ａを通してＴ２ａとしてラッチ９
１に送られ、ラッチ９１の出力Ｄ１ｉはアドレスＭのデ
ータに更新される。また、遅延回路１２によりクロック
信号Ｔ、ａを遅延させたクロック信号１１１１ｂもＡＮ
ＤＮ−ゲートｂ全通してラッチ９′ｉへ送られ、被制御
装置５Ｉへ送られるデータＤ２１がアドレスＭのデータ
に更新されるとともにアドレスカウンタ７１の値Ａｉが
Ｍ＋１に変更される。
示す。Ｔｎｏｒｍａｌ では、各メモリーモジュールの
パリティエラー検出回路１０ｉの出力Ｐｉは−Ｌ”（Ｌ
ｏｗ）の状態にあり、そのＮＯＲグー）１４の出力ＰＴ
はＩＨｌであるため、クロック発生回路６はクロックの
発生が許可の状態にあり、ＡＮＤグー） １３ａ１１３
ｂはクロック発生回路６及び遅延回路１２の出力信号を
通過させる状態にある。クロック発生回路６の出力Ｔ１
ａはＡＮＤゲート１３ａを通してＴ２ａとしてラッチ９
１に送られ、ラッチ９１の出力Ｄ１ｉはアドレスＭのデ
ータに更新される。また、遅延回路１２によりクロック
信号Ｔ、ａを遅延させたクロック信号１１１１ｂもＡＮ
ＤＮ−ゲートｂ全通してラッチ９′ｉへ送られ、被制御
装置５Ｉへ送られるデータＤ２１がアドレスＭのデータ
に更新されるとともにアドレスカウンタ７１の値Ａｉが
Ｍ＋１に変更される。
パリティエラーが発生した場合の周期をＴｅｒｒｏｒで
示す。この周期では、Ｔ２ａのクロック信号によりラッ
チ９１の出力り目がアドレスＭ＋１のデータに更新され
た時点でパリティエラー検出回路１０ｉがパリティエラ
ーを検出し、その出力Ｐ１を′ｌ（１とするため、パリ
ティエラーのＮＯＲゲート１４の出力ＰＴはＩＬＩとな
る。したがって、ＡＮＤＮＯゲート１４送られた遅延ク
ロック信号Ｔｌｂは第５図のｌｒ、ｂに示すようにラッ
チ９１へは送られず、アドレスカウンター７１の値Ａ１
も更新されず、クロック発生回路６はクロック信号の出
力を停止する（第５図のＴｓｔｏｐ ）。したがって、
各マグネット電源へ送られる制御目標値パターンのデー
タはパリティエラーが検出される１つ前の状態のデータ
（アドレスＭのデータ）に固定される。一方、メモリー
モジュール３１でパリティエラーが検出されると計算機
ｌへも割込み信号が送られ、第６図に示すエラー回復の
プログラムが起動される。計算機ではまずどのメモリー
モジュールでパリティエラーが発生したかを調べ（過程
■）、そのメモリーモジュールのアドレスカウンタの値
を読み（過程■）、計算機のデータファイルより該当す
るデータを検索しく過程■）、このデータをメモリーモ
ジュールのアドレスカウンタで指定された箇所に書き込
み（過程■）、このモジュールのパリティエラー検出回
路をクリアしく過程■）、この他にエラーが発生したメ
モリーモジュールの有・無を調べ（過程■）、割込みに
よるエラー回復処理を終了する。
示す。この周期では、Ｔ２ａのクロック信号によりラッ
チ９１の出力り目がアドレスＭ＋１のデータに更新され
た時点でパリティエラー検出回路１０ｉがパリティエラ
ーを検出し、その出力Ｐ１を′ｌ（１とするため、パリ
ティエラーのＮＯＲゲート１４の出力ＰＴはＩＬＩとな
る。したがって、ＡＮＤＮＯゲート１４送られた遅延ク
ロック信号Ｔｌｂは第５図のｌｒ、ｂに示すようにラッ
チ９１へは送られず、アドレスカウンター７１の値Ａ１
も更新されず、クロック発生回路６はクロック信号の出
力を停止する（第５図のＴｓｔｏｐ ）。したがって、
各マグネット電源へ送られる制御目標値パターンのデー
タはパリティエラーが検出される１つ前の状態のデータ
（アドレスＭのデータ）に固定される。一方、メモリー
モジュール３１でパリティエラーが検出されると計算機
ｌへも割込み信号が送られ、第６図に示すエラー回復の
プログラムが起動される。計算機ではまずどのメモリー
モジュールでパリティエラーが発生したかを調べ（過程
■）、そのメモリーモジュールのアドレスカウンタの値
を読み（過程■）、計算機のデータファイルより該当す
るデータを検索しく過程■）、このデータをメモリーモ
ジュールのアドレスカウンタで指定された箇所に書き込
み（過程■）、このモジュールのパリティエラー検出回
路をクリアしく過程■）、この他にエラーが発生したメ
モリーモジュールの有・無を調べ（過程■）、割込みに
よるエラー回復処理を終了する。
ハリティエラーが検出された全てのメモリーモジュール
のデータの更新及びパリティエラー検出器のクリアが終
了すると、各パリティエラー検出回路Ｎ Ｏ１％出力Ｐ
丁は再びＩＨｌとなるため、クロック信号がメモリーモ
ジュールに供給されて再び運転が継続される。
のデータの更新及びパリティエラー検出器のクリアが終
了すると、各パリティエラー検出回路Ｎ Ｏ１％出力Ｐ
丁は再びＩＨｌとなるため、クロック信号がメモリーモ
ジュールに供給されて再び運転が継続される。
したがって第４図の実施例のプロセス側角１１装置では
、メモリーモジュールでパリティエラーが検出されると
、メモリーモジュールの出カバパリティエラーが検出さ
れた１つ前のデータに固定されエラーのデータを修正後
再び運転を継続できる。
、メモリーモジュールでパリティエラーが検出されると
、メモリーモジュールの出カバパリティエラーが検出さ
れた１つ前のデータに固定されエラーのデータを修正後
再び運転を継続できる。
以上詳述したように、本発明によればエラーのデータを
被制御装置へ出力する以前にこ１ｔを検出し、エラーか
らの回復処理ｆ、賞なえるため、従来のように一担制御
装置の運転を停止してメモリーモジュールにデータを転
送し直してから運転を再開するといった操作が不要にな
り、制御装置の運転動室をアンプできるとともに、運転
員の負担を大幅に低減することのできるプロセス制御装
置を提供することができる。
被制御装置へ出力する以前にこ１ｔを検出し、エラーか
らの回復処理ｆ、賞なえるため、従来のように一担制御
装置の運転を停止してメモリーモジュールにデータを転
送し直してから運転を再開するといった操作が不要にな
り、制御装置の運転動室をアンプできるとともに、運転
員の負担を大幅に低減することのできるプロセス制御装
置を提供することができる。
第１図はメモリーモジュールとタイミングモジュールに
より複数台の被制御装置を同期して制御するプレプログ
ラム方式のプロセス制御装置の構成を示す図、第２図は
従来のメモリーモジュールとタイミングモジュールの構
成を示す図、第３図は第２図の動作タイミングを示す図
、第４図は本発明によるメモリーモジュールとタイミン
グモジュールの構成を示す図、第５図は第４図の動作タ
イミングを示す図、第６図はメモリーモジュールのエラ
ーデータを同機するためのフローチャートを示す図であ
る。 ｌ・・・計算機 ２・・・データハイウェイ ３ａ、・・・、３ｎ・・・メモリーモジュール４・・・
・タイミングモジュール ５ａ、・・・５ｎ・・・被制御装置 ６・・・・クロック発生回路 ７ａ、・・・、７ｎ・・・・アドレスカウンタ８ａ、・
・・、８ｎ・・・・メモリー ９ａ、・・・、 ９ｎ、９ａ、・・・９ｎ・・・・ラッ
チ１０ａ、・・・、１０ｎ・・・・・パリティエラー検
出回路１１ａ、・・・、 ｌｌｎ・・・・出カバソファ
１２・・・・遅延回路 １３ａ、１３ｂ−−−・Ａ Ｎ Ｄダート１４・・・・
ＮＯＲゲート （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第３図 ／ 第４図 第５図 第６図
より複数台の被制御装置を同期して制御するプレプログ
ラム方式のプロセス制御装置の構成を示す図、第２図は
従来のメモリーモジュールとタイミングモジュールの構
成を示す図、第３図は第２図の動作タイミングを示す図
、第４図は本発明によるメモリーモジュールとタイミン
グモジュールの構成を示す図、第５図は第４図の動作タ
イミングを示す図、第６図はメモリーモジュールのエラ
ーデータを同機するためのフローチャートを示す図であ
る。 ｌ・・・計算機 ２・・・データハイウェイ ３ａ、・・・、３ｎ・・・メモリーモジュール４・・・
・タイミングモジュール ５ａ、・・・５ｎ・・・被制御装置 ６・・・・クロック発生回路 ７ａ、・・・、７ｎ・・・・アドレスカウンタ８ａ、・
・・、８ｎ・・・・メモリー ９ａ、・・・、 ９ｎ、９ａ、・・・９ｎ・・・・ラッ
チ１０ａ、・・・、１０ｎ・・・・・パリティエラー検
出回路１１ａ、・・・、 ｌｌｎ・・・・出カバソファ
１２・・・・遅延回路 １３ａ、１３ｂ−−−・Ａ Ｎ Ｄダート１４・・・・
ＮＯＲゲート （７３１７） 代理人 弁理士 則 近 憲 佑 （ほ
か１名）第３図 ／ 第４図 第５図 第６図
Claims (1)
- バ１算機から出力された被制御装置の制御目標データを
あらかじめ記憶するメモリと、タイミングモジュールか
ら出力された第１のクロック信号に同期して読み出した
前記制御目標データを保持して前記被制御装置の制御目
標として出力する第１のラッチ回路と、前記第１のラッ
チ回路で保持した制御目標データをチェックして異常が
検知されたとき１ｉｆｌ記計算機へエラー検出信号を出
力するパリエイエラー検出回路を具備したプロセス制御
装置Ｉｌにおいて、前記タイミングモジュールから出力
される第２のクロック信号により前記第１のランチ回路
の出力信号を保持してその保持信号を前記被制御装置の
制御目標として出力する第２のラッチ回路と、前記エラ
ー検出信号により前記第２のクロック１ｇ号の出力を停
止して前記第２のランチ回路のデータの更新を停止し前
記計算機のエラー回復処理により前記メモリの制御目標
データを正しく書き換え前記エラー検出は号がリセット
されたとき再び前記第２のクロック信号を出力するエラ
ー処理回路を設けたことを特徴とするプロセス制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19065583A JPS6083101A (ja) | 1983-10-14 | 1983-10-14 | プロセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19065583A JPS6083101A (ja) | 1983-10-14 | 1983-10-14 | プロセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083101A true JPS6083101A (ja) | 1985-05-11 |
Family
ID=16261698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19065583A Pending JPS6083101A (ja) | 1983-10-14 | 1983-10-14 | プロセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083101A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010176A1 (en) * | 1989-12-27 | 1991-07-11 | Kabushiki Kaisha Komatsu Seisakusho | Device for preventing erroneous operation when the clock is interrupted in a controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137401A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Process controller |
-
1983
- 1983-10-14 JP JP19065583A patent/JPS6083101A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137401A (en) * | 1980-03-29 | 1981-10-27 | Toshiba Corp | Process controller |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991010176A1 (en) * | 1989-12-27 | 1991-07-11 | Kabushiki Kaisha Komatsu Seisakusho | Device for preventing erroneous operation when the clock is interrupted in a controller |
| US5287010A (en) * | 1989-12-27 | 1994-02-15 | Masao Hagiwara | Device for preventing erroneous operation when the clock is interrupted in a controller |
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