JPS60786B2 - 絶縁ゲ−ト型電界効果トランジスタ集積回路 - Google Patents
絶縁ゲ−ト型電界効果トランジスタ集積回路Info
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- JPS60786B2 JPS60786B2 JP50133696A JP13369675A JPS60786B2 JP S60786 B2 JPS60786 B2 JP S60786B2 JP 50133696 A JP50133696 A JP 50133696A JP 13369675 A JP13369675 A JP 13369675A JP S60786 B2 JPS60786 B2 JP S60786B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタ集積回路
に係り、特にその入力保護回路の改良に関する。
に係り、特にその入力保護回路の改良に関する。
絶縁ゲート型電界効果トランジスタ（以下ＭＯＳトラン
ジスタと略称する）を用いた集積回路（以下ＩＣと略称
する）では、信号入力機のＭＯＳトランジスタのゲート
を静電破壊から保護するための入力保護回路が必要であ
る。
ジスタと略称する）を用いた集積回路（以下ＩＣと略称
する）では、信号入力機のＭＯＳトランジスタのゲート
を静電破壊から保護するための入力保護回路が必要であ
る。
通常は、第１図に示すような入力保護回路が一枚の半導
体基板内にＩＣを構成する他の素子と共に設けられる。
即ち、Ｑ，がＩＣの入力段のドライバ用ＭＯＳトランジ
スタ、Ｑ２がその負荷用ＭＯＳトランジスタであり「ド
ライバ用ＭＯＳトランジスタＱ，のゲートと信号入力機
ＩＮの間に抵抗Ｒを接続し、かつドライバ用ＭＯＳトラ
ンジスタＱ，のゲートと基準電位間に、ゲートとソース
を接続した保護用ＭＯＳトランジスタＱを介在させて入
力保護回路を構成している。このような入力保護回路で
は、抵抗Ｒと保護用ＭＯＳトランジスタＱが持つキヤパ
シタンスで定まる時定数により、速い静電的パルスに対
して有効な保護機能を果たす。
体基板内にＩＣを構成する他の素子と共に設けられる。
即ち、Ｑ，がＩＣの入力段のドライバ用ＭＯＳトランジ
スタ、Ｑ２がその負荷用ＭＯＳトランジスタであり「ド
ライバ用ＭＯＳトランジスタＱ，のゲートと信号入力機
ＩＮの間に抵抗Ｒを接続し、かつドライバ用ＭＯＳトラ
ンジスタＱ，のゲートと基準電位間に、ゲートとソース
を接続した保護用ＭＯＳトランジスタＱを介在させて入
力保護回路を構成している。このような入力保護回路で
は、抵抗Ｒと保護用ＭＯＳトランジスタＱが持つキヤパ
シタンスで定まる時定数により、速い静電的パルスに対
して有効な保護機能を果たす。
また、静電入力パルスの大きさに関しては、保護用ＭＯ
ＳトランジスタＱ３のドレィン接合の破壊電圧より高い
静電入力パルスに対して有効になる。即ち、パルス的に
入力する高電圧に対してＩＣの入力ゲートを保護するの
は、従来はＭＯＳトランジスタＱのドレィン側のＰｎ接
合の耐圧であった。ところが、ＭＯＳ一にの高密度化、
高集積化が進むに従って、ＩＣを構成するＭＯＳトラン
ジスタ自体が小型化され、このゲート酸化膜も次第に薄
いものになりつつある。
ＳトランジスタＱ３のドレィン接合の破壊電圧より高い
静電入力パルスに対して有効になる。即ち、パルス的に
入力する高電圧に対してＩＣの入力ゲートを保護するの
は、従来はＭＯＳトランジスタＱのドレィン側のＰｎ接
合の耐圧であった。ところが、ＭＯＳ一にの高密度化、
高集積化が進むに従って、ＩＣを構成するＭＯＳトラン
ジスタ自体が小型化され、このゲート酸化膜も次第に薄
いものになりつつある。
そして、例えばゲート酸化膜が５００Ａ程度以下に薄く
なると、そのゲ−ト耐圧は通常のドレィン耐圧である約
３０Ｖよりも低いものとなってしまう。このような状態
では、もはや第１図の保護用ＭＯＳトランジスタＱ３は
入力段のドライバ用ＭＯＳトランジスタＱ，のゲート保
護の機能を果たせなくなる。この発明は上記事情に鑑み
てなされたもので、入力段ＭＯＳトランジスタのゲート
を静電破壊から確実に保護する保護回路を備えたＭＯＳ
−ＩＣを提供しようとするものである。
なると、そのゲ−ト耐圧は通常のドレィン耐圧である約
３０Ｖよりも低いものとなってしまう。このような状態
では、もはや第１図の保護用ＭＯＳトランジスタＱ３は
入力段のドライバ用ＭＯＳトランジスタＱ，のゲート保
護の機能を果たせなくなる。この発明は上記事情に鑑み
てなされたもので、入力段ＭＯＳトランジスタのゲート
を静電破壊から確実に保護する保護回路を備えたＭＯＳ
−ＩＣを提供しようとするものである。
この発明の一実施例の要部を等価回路で示すと第２図の
ようになる。
ようになる。
Ｑ，．は入力段のドライバ用ＭＯＳトランジスタ、Ｑ，
２はその負荷用ＭＯＳトランジスタであり、Ｑ，３が保
護用ＭＯＳトランジスタである。即ち、保護用ＭＯＳト
ランジスタＱ，３は関値電位がＯＶ２であって、ソース
をドライバ用ＭＯＳトランジスタＱ，．のゲートに、ド
レインを信号入力端ＩＮにそれぞれ接続し、ゲートには
所定のバイアス電圧ＶＧとして電源電圧ＶＤＤを印加し
てこの保護用ＭＯＳトランジスタＱ，３をオン状態に保
つようにしている。このように構成すれば、保護用ＭＯ
ＳトランジスタＱ，３は通常はオンしているから信号入
力端ＩＮに入った信号はドライバ用ＭＯＳトランジスタ
Ｑ，．のゲートに入る。
２はその負荷用ＭＯＳトランジスタであり、Ｑ，３が保
護用ＭＯＳトランジスタである。即ち、保護用ＭＯＳト
ランジスタＱ，３は関値電位がＯＶ２であって、ソース
をドライバ用ＭＯＳトランジスタＱ，．のゲートに、ド
レインを信号入力端ＩＮにそれぞれ接続し、ゲートには
所定のバイアス電圧ＶＧとして電源電圧ＶＤＤを印加し
てこの保護用ＭＯＳトランジスタＱ，３をオン状態に保
つようにしている。このように構成すれば、保護用ＭＯ
ＳトランジスタＱ，３は通常はオンしているから信号入
力端ＩＮに入った信号はドライバ用ＭＯＳトランジスタ
Ｑ，．のゲートに入る。
一方、この保護用ＭＯＳトランジスタＱ，３のバック・
ゲートバイアス効果を考慮したときの関値電圧をＶＴと
すると、そのソース電圧、即ちドライバ用ＭＯＳトラン
ジスタＱ，．のゲート電圧はＶＧ−ＶＴ＝ＶＤＤ−ＶＴ
に制限され「これより大きくなることはない。例えば、
信号入力端に大きな静電的パルス電圧ＶＩが入ったとす
ると、保護用ＭＯＳトランジスタＱ，３を通ってドライ
バ用ＭＯＳトランジスタＱ，．のゲート基準電位との間
に存在する浮遊容量に充電が行われるが、その充電電圧
がＶＧ−ＶＴになると保護用ＭＯＳトランジスタＱ，３
はカットオフとなり、従って、ドライバ用ＭＯＳトラン
ジスタＱ，．のゲートにはＶＧ−ＶＴ以上の電圧は印加
されず、そのゲートは確実に保護されることになる。よ
り具体的な数値例を挙げて説明する。
ゲートバイアス効果を考慮したときの関値電圧をＶＴと
すると、そのソース電圧、即ちドライバ用ＭＯＳトラン
ジスタＱ，．のゲート電圧はＶＧ−ＶＴ＝ＶＤＤ−ＶＴ
に制限され「これより大きくなることはない。例えば、
信号入力端に大きな静電的パルス電圧ＶＩが入ったとす
ると、保護用ＭＯＳトランジスタＱ，３を通ってドライ
バ用ＭＯＳトランジスタＱ，．のゲート基準電位との間
に存在する浮遊容量に充電が行われるが、その充電電圧
がＶＧ−ＶＴになると保護用ＭＯＳトランジスタＱ，３
はカットオフとなり、従って、ドライバ用ＭＯＳトラン
ジスタＱ，．のゲートにはＶＧ−ＶＴ以上の電圧は印加
されず、そのゲートは確実に保護されることになる。よ
り具体的な数値例を挙げて説明する。
比抵抗２００−抑のＰ型シリコンウェハを用い、ＭＯＳ
トランジスタＱ，．，Ｑ，２，Ｑ，３を全てｎチャネル
多結晶シリコンゲート構造とし、またそれらのゲート酸
化膜厚を５００ＡとしたＩＣを作った。ドライバ用ＭＯ
ＳトランジスタＱ，．についてはボロンをイオン注入法
により打込んで（打込み電圧６０ＫＶ、打込み量１．８
×１０１１肌‐２）、閥値電圧０．８Ｖとした。保護用
ＭＯＳトランジスタＱ，３はウェハ濃度そのままで、閥
値電圧はＯＶである。この場合、第２図の構成で、保護
用ＭＯＳトランジスタＱ，３のバック・ゲートバイアス
効果を考慮した閥値電圧はＶＴごＩＶとなる。そして、
ＶＤＤ＝ＶＧ＝５Ｖとし、信号入力端ＩＮ‘こＶＩ＝３
０Ｖのパルス電圧を入力した。
トランジスタＱ，．，Ｑ，２，Ｑ，３を全てｎチャネル
多結晶シリコンゲート構造とし、またそれらのゲート酸
化膜厚を５００ＡとしたＩＣを作った。ドライバ用ＭＯ
ＳトランジスタＱ，．についてはボロンをイオン注入法
により打込んで（打込み電圧６０ＫＶ、打込み量１．８
×１０１１肌‐２）、閥値電圧０．８Ｖとした。保護用
ＭＯＳトランジスタＱ，３はウェハ濃度そのままで、閥
値電圧はＯＶである。この場合、第２図の構成で、保護
用ＭＯＳトランジスタＱ，３のバック・ゲートバイアス
効果を考慮した閥値電圧はＶＴごＩＶとなる。そして、
ＶＤＤ＝ＶＧ＝５Ｖとし、信号入力端ＩＮ‘こＶＩ＝３
０Ｖのパルス電圧を入力した。
ドライバ用ＭＯＳトランジスタＱ，．のゲート電圧は約
４Ｖ（＝ＶＧ−ＶＴ）に制限され、そのゲートが破壊さ
れることはなかった。ゲート酸化膜が５００△程度のＭ
ＯＳトランジスタのゲート耐圧は通常３０Ｖ以下である
から、保護用ＭＯＳトランジスタＱ．３のゲート破壊が
危曝されたが、ＶＧ＝５Ｖを印加しているため、保護用
ＭＯＳトランジスタＱ，３のゲート・ドレィン間の電圧
は入力Ｖ・＝３０Ｖに対してＶＩ−ＶＧ＝２５Ｖとなり
、ゲート破壊に至ることはなかった。また保護用ＭＯＳ
トランジスタＱ，３は、閥値電圧がバックバイアスを無
視すればＯＶであり、ゲートにＶＧ＝ＶＤＤ＝５Ｖが印
加されているため、信号入力端ＩＮに入る高レベル（＝
ＶＤＤ）の信号レベルが殆んど減衰することなく、入力
段ドライバＭＯＳトランジスタＱ，．のゲートに伝達さ
れる。なお、この発明は上記実施例に限られるものでは
なく、例えば第３図或いは第４図のような構成としても
よい。
４Ｖ（＝ＶＧ−ＶＴ）に制限され、そのゲートが破壊さ
れることはなかった。ゲート酸化膜が５００△程度のＭ
ＯＳトランジスタのゲート耐圧は通常３０Ｖ以下である
から、保護用ＭＯＳトランジスタＱ．３のゲート破壊が
危曝されたが、ＶＧ＝５Ｖを印加しているため、保護用
ＭＯＳトランジスタＱ，３のゲート・ドレィン間の電圧
は入力Ｖ・＝３０Ｖに対してＶＩ−ＶＧ＝２５Ｖとなり
、ゲート破壊に至ることはなかった。また保護用ＭＯＳ
トランジスタＱ，３は、閥値電圧がバックバイアスを無
視すればＯＶであり、ゲートにＶＧ＝ＶＤＤ＝５Ｖが印
加されているため、信号入力端ＩＮに入る高レベル（＝
ＶＤＤ）の信号レベルが殆んど減衰することなく、入力
段ドライバＭＯＳトランジスタＱ，．のゲートに伝達さ
れる。なお、この発明は上記実施例に限られるものでは
なく、例えば第３図或いは第４図のような構成としても
よい。
第３図，第４図において第２図と相対応する部分には第
２図と同一符号を付してある。第３図では、保護用ＭＯ
ＳトランジスタＱ，２の他に、ドライバ用ＭＯＳトラン
ジスタＱ，．のゲートと基準電位との間にダイオードＤ
を入れて二重の保護機能を持たせている。また、第４図
では保護用ＭＯＳトランジスタＱ，３のドレインと信号
入力端ＩＮの間に、更に第１図で説明したと同機な抵抗
Ｒ，とソース・ゲートを接続したＭＯＳトランジスタＱ
，４からなる保護回路を設けて、やはり二重の保護機能
を持たせている。以上述べたように、この発明によれば
、ゲート耐圧が低くても入力段ＭＯＳトランジスタのゲ
−トを静電破壊から確実に保護するような機能を備えた
ＭＯＳ−ＩＣを提供することができる。
２図と同一符号を付してある。第３図では、保護用ＭＯ
ＳトランジスタＱ，２の他に、ドライバ用ＭＯＳトラン
ジスタＱ，．のゲートと基準電位との間にダイオードＤ
を入れて二重の保護機能を持たせている。また、第４図
では保護用ＭＯＳトランジスタＱ，３のドレインと信号
入力端ＩＮの間に、更に第１図で説明したと同機な抵抗
Ｒ，とソース・ゲートを接続したＭＯＳトランジスタＱ
，４からなる保護回路を設けて、やはり二重の保護機能
を持たせている。以上述べたように、この発明によれば
、ゲート耐圧が低くても入力段ＭＯＳトランジスタのゲ
−トを静電破壊から確実に保護するような機能を備えた
ＭＯＳ−ＩＣを提供することができる。
第１図は従来の保護回路を備えたＭＯＳ−ＩＣの入力端
部を示す等価回路図、第２図はこの発明に係るＭＯＳ−
ＩＣの一実施例の要部を示す等価回路図、第３図および
第４図はこの発明に係るＭＯＳ−ＩＣの他の実施例の要
部を示す等価回路図である。 Ｑｕ…ドライバ用ＭＯＳトランジスタ「 Ｑ，２…負荷
用ＭＯＳトランジスタ、Ｑ，３…保護用ＭＯＳトランジ
スタ、ＩＮ・・・信号入力端、ＶＧ…ゲートバイアス電
圧。 グノ幻 メチ幻 グＪ解 〆つめ
部を示す等価回路図、第２図はこの発明に係るＭＯＳ−
ＩＣの一実施例の要部を示す等価回路図、第３図および
第４図はこの発明に係るＭＯＳ−ＩＣの他の実施例の要
部を示す等価回路図である。 Ｑｕ…ドライバ用ＭＯＳトランジスタ「 Ｑ，２…負荷
用ＭＯＳトランジスタ、Ｑ，３…保護用ＭＯＳトランジ
スタ、ＩＮ・・・信号入力端、ＶＧ…ゲートバイアス電
圧。 グノ幻 メチ幻 グＪ解 〆つめ
Claims (1)
- １ 入力段のドライバ用絶縁ゲート型電界効果トランジ
スタのゲートと信号入力耐の間に、ゲートに直接電源電
圧を印加してオン状態にした閾値電圧が０Ｖの保護用絶
縁ゲート型電界効果トランジスタを介在させたことを特
徴とする絶縁ゲート型電界効果トランジスタ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133696A JPS60786B2 (ja) | 1975-11-07 | 1975-11-07 | 絶縁ゲ−ト型電界効果トランジスタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133696A JPS60786B2 (ja) | 1975-11-07 | 1975-11-07 | 絶縁ゲ−ト型電界効果トランジスタ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5257785A JPS5257785A (en) | 1977-05-12 |
| JPS60786B2 true JPS60786B2 (ja) | 1985-01-10 |
Family
ID=15110730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50133696A Expired JPS60786B2 (ja) | 1975-11-07 | 1975-11-07 | 絶縁ゲ−ト型電界効果トランジスタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60786B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| CA1314946C (en) * | 1989-02-01 | 1993-03-23 | Colin Harris | Protection of analog reference and bias voltage inputs |
| US6812766B2 (en) | 2001-05-22 | 2004-11-02 | Matsushita Electric Industrial Co., Ltd. | Input/output circuit of semiconductor integrated circuit |
-
1975
- 1975-11-07 JP JP50133696A patent/JPS60786B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5257785A (en) | 1977-05-12 |
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