JPS6077530A - Parity check system of semi-fixed data - Google Patents

Parity check system of semi-fixed data

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JPS6077530A
JPS6077530A JP58186164A JP18616483A JPS6077530A JP S6077530 A JPS6077530 A JP S6077530A JP 58186164 A JP58186164 A JP 58186164A JP 18616483 A JP18616483 A JP 18616483A JP S6077530 A JPS6077530 A JP S6077530A
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JP
Japan
Prior art keywords
semi
fixed data
parity
parity bit
generated
Prior art date
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Pending
Application number
JP58186164A
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Japanese (ja)
Inventor
Toru Taniguchi
徹 谷口
Shinichi Tomizawa
富沢　信一
Toru Ichiki
徹 市木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58186164A priority Critical patent/JPS6077530A/en
Publication of JPS6077530A publication Critical patent/JPS6077530A/en
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
    • H03M13/098—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit using single parity bit

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  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Detection And Correction Of Errors (AREA)
  • Error Detection And Correction (AREA)

Abstract

PURPOSE:To improve the reliability of data read by storing a parity bit generated based on a data of a semi-fixed data group at the initial operation and comparing it with a parity bit generated at a normal operating state. CONSTITUTION:An RAM3 is controlled to a write mode WE by an initial operating signal INT. When a semi-fixed data group 1 is read next, a parity bit is generated by a parity generation circuit 2 and written in the RAM3. Then the RAM3 is controlled to the read mode. In reading the data group 1, the parity bit is generated by the circuit 2. Then a comparator circuit 5 compares the parity bit generated at the initial state with the parity bit generated at the normal state. The reliability of data read is improved by comparing both parity bits and checking the difference.

Description

【発明の詳細な説明】 （ａ）１発明の技術分野 本発明は半固定データのパリティチェック方式に係り、
特にパリティビット用ランダム・アクセス・メモリの初
期化設定を行い、装置の通電動作Ｃの半固定データ読み
出し時に再びパリティチェックを行う方式に関するもの
である。Detailed Description of the Invention (a) 1 Technical Field of the Invention The present invention relates to a parity check method for semi-fixed data,
In particular, the present invention relates to a method in which a random access memory for parity bits is initialized and a parity check is performed again when semi-fixed data is read during energization operation C of the device.

（ｂ）、従来技術の問題点 従来技術によると、リード・オンリー・メモリＲＯＭ等
を使用する半固定データを利用する時には半固定データ
のチェックは実施していないのが普通である。(b) Problems with the Prior Art According to the prior art, when semi-fixed data is used in a read-only memory ROM or the like, semi-fixed data is usually not checked.

特にデータのチェックを行う場合は、此の半固定データ
を読み出し、読み出されたデータが成る範囲内に在るか
否か等をプログラムによりチェックの１使用していた。Particularly when checking data, this semi-fixed data is read and a program is used to check whether the read data is within a range or not.

例えば其の半固定データが商用交流電源電圧値であると
すれば、此の商用交流電源電圧値は普通８０〜１２０■
の範囲にあるのが普通であるので、此の範囲内に在るか
否かをプログラム的にチェックする方法を取っている。For example, if the semi-fixed data is a commercial AC power supply voltage value, this commercial AC power supply voltage value is usually 80 to 120
Normally, it is within this range, so we use a method to check programmatically whether it is within this range.

此の方法はデータの論理的矛盾の判定を行うもので、此
の論理的矛盾判定に合致しても初期に於いて設定した値
から変化していないとは断定出来ないと云う欠点があっ
た。This method judges whether the data is logically inconsistent, and has the drawback that even if the logical contradiction is met, it cannot be concluded that the value has not changed from the initially set value. .

（ｃｌ　、発明のＬｌ的 本発明の目的は従来技術のイ１する」−記の欠点を除去
し、半固定データの信頼度を向上させる半固定データの
パリティチェック方式を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a parity check method for semi-fixed data that eliminates the drawbacks of the prior art and improves the reliability of semi-fixed data.

（ｄ）０発明の構成 上記の目的は本発明によれば、半固定データを使用する
ディジタル装置に於いて、前記半固定データを設定する
初期状態に前記半固定データに基づきパリティビットを
生成しランダム・アクセス・メモリに記１．ａシて置き
、該装置の通常動作状態に前記半固定データを読み出す
時生成されたパリティビットと前記ランダム・アクセス
・メモリに記憶されているパリティピントを比較するこ
とをｊ１ｈ徴とする半固定データのパリティチェック方
式を提供することにより達成される。(d)0 Structure of the Invention According to the present invention, in a digital device using semi-fixed data, a parity bit is generated based on the semi-fixed data in an initial state in which the semi-fixed data is set. Write in random access memory 1. semi-fixed data whose characteristic is to compare a parity bit generated when reading the semi-fixed data with a parity pin stored in the random access memory during normal operation of the device; This is achieved by providing a parity check scheme.

（ｅ）１発明の実施例 本発明はディジタル装置に使用される半固定データにヌ
・１して、其のディジタル装置の初期動作時にデータに
１ビツトのパリティビットを生成し、且つパリティビッ
ト用ランダム・アクセス・メモＩＪ　ＲＡ　Ｍに古込み
、該装置の通品動作で前記の半固定データ読み出しアク
セスする時に、再度パリティビットを生成し、両パリテ
ィビットを比較させることにより読み出しデータの信用
度を向上させ、且つ半固定データの初期値との変化を検
出し、若し変化している場合は初期状態からデータが変
化していることを通知し、誤データ読み込みに基づく娯
動作、誤処理を防止しよ・）とするものである。(e) 1 Embodiment of the Invention The present invention is based on semi-fixed data used in a digital device, generates one parity bit in the data at the initial operation of the digital device, and When the random access memory IJ RAM is old and the above-mentioned semi-fixed data read access is performed with normal operation of the device, a parity bit is generated again and the reliability of the read data is improved by comparing both parity bits. In addition, it detects changes from the initial value of semi-fixed data, and if there is a change, it notifies that the data has changed from the initial state, preventing entertainment operations and erroneous processing due to incorrect data loading. It is meant to be done.

第１図は本発明の一実施例を説明する為のブロック図で
ある。FIG. 1 is a block diagram for explaining one embodiment of the present invention.

図中、Ｉは半固定データ群、２はパリティ発生回路、３
はランダム・アクセス・メモリ　（ＲＡＭ）、４は制御
回路、５は比較回路、６ばデータ・バスである。In the figure, I is a semi-fixed data group, 2 is a parity generation circuit, and 3 is a parity generation circuit.
is a random access memory (RAM), 4 is a control circuit, 5 is a comparison circuit, and 6 is a data bus.

以下図に従って本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.

半固定データ群ｌは例えばり一ト・オンリー・メモリＲ
ＯＭ等に記憶されている半固定データ群である。For example, the semi-fixed data group l is a one-only memory R.
This is a semi-fixed data group stored in OM or the like.

パリティ発生回路２は半固定データ群１から半固定デー
タを読み出す時パリティヒツトを生成する機能を有する
回路である。The parity generation circuit 2 is a circuit having a function of generating a parity hit when reading semi-fixed data from the semi-fixed data group 1.

ランダム・アクセス・メモリ３はそのパリティピントを
記憶する記憶回路である。Random access memory 3 is a storage circuit that stores the parity pinto.

比較回路５はディジタル装置が通常動作で半固定データ
群１から半固定データを読み出す時生成されたパリティ
ピントとランダム・アクセス・メモリ３に記憶されてい
るパリティビットを比較する回路である。Comparison circuit 5 is a circuit that compares the parity pint generated when the digital device reads semi-fixed data from semi-fixed data group 1 during normal operation with the parity bit stored in random access memory 3.

尚制御回路４は上記各回路の動作を総括制御する回路で
ある。The control circuit 4 is a circuit that collectively controls the operations of each of the circuits described above.

初期動作信号ＩＮ′Ｆにより、制御回路４はランダム・
アクセス・メモリ３を書込みモードＷＥにｉｌｉ’ｌ　
１ｉｌｌｌする。The initial operation signal IN'F causes the control circuit 4 to perform random
Set access memory 3 to write mode WE
1ill.

次に半固定データ群ｌを読み出すと、パリティ光７１回
Ｖ８２により任意のピッ）　２１４位でｌビットのパリ
ティビットが生成され、制御信号Ｄｉｎによりノ１成さ
れた各パリティビットはランダム・アクセス・メ’ｒ：
　Ｉ７３に吉き込まれ記憶される。Next, when the semi-fixed data group l is read out, a parity bit of l bits is generated at the 214th position by the parity light V82 71 times, and each parity bit generated by the control signal Din is randomly accessed. Me'r:
It is written into I73 and memorized.

第２図は１（固定データｌｆｆ　ｌから読み出されたデ
ータ、及びランダム・アクセス・メモリ３に書き込まれ
た各パリティビットを示すものである。FIG. 2 shows data read from 1 (fixed data lff_l) and each parity bit written to the random access memory 3.

一方通常動作に於いては、前記の初期動作信号ＩＮＴは
解除される。On the other hand, in normal operation, the initial operation signal INT is canceled.

此の為制御回路４はランダム・アクセス・メモリ３を読
み出しモードに制御する。For this reason, the control circuit 4 controls the random access memory 3 to read mode.

此の時半固定データ群ｌを読み出すと、パリティ発生回
路２により任意のピノｉ一単位で１ビツトのパリティビ
ットが生成される。When this half-fixed data group l is read out, the parity generation circuit 2 generates one parity bit for each arbitrary pin i.

次にランダム・アクセス・メモリ３に初期動作時に書き
込まれた各パリティビットと通常動作状態に生成された
各パリティビットは、共に制御コ■信号Ｄｏｕｔにより
比較回路５に送出される。Next, each parity bit written in the random access memory 3 during the initial operation and each parity bit generated in the normal operation state are both sent to the comparison circuit 5 by the control signal Dout.

比較回路５に於いて、初期状態で生成されたパリティビ
ットと通常動作状態で生成されたパリティビットが比較
される。In the comparison circuit 5, the parity bit generated in the initial state and the parity bit generated in the normal operating state are compared.

若し両者が一致する場合は、“ＯＫ”、若し不一致の場
合は、“ＮＧ“の信号が出力され、此の模様を第３図に
示す。If the two match, an "OK" signal is output, and if they do not match, a "NG" signal is output. This situation is shown in FIG.

此の杯にディジタル装置の初期動作時に半固定データＢ
ｆ１から読め出したデータに基”）き生成されたパリテ
ィビットをランダム・アクセス・メモリ３に記憶して置
き、通常の動作状態で再び半固定データ群１から読み出
したデータに基づき生成されたパリティビットと比較し
、異同を開べることによりデータ読み出しの信頼度を高
めることが出来る。Semi-fixed data B is stored in this cup during the initial operation of the digital device.
The parity bit generated based on the data read from f1 is stored in the random access memory 3, and the parity bit generated based on the data read from the semi-fixed data group 1 again in the normal operating state. By comparing bits and identifying differences, reliability of data reading can be increased.

尚本発明の説明に於いて、第２図、第３図に示す様にパ
リティ・ピントは奇数パリティを使用しているが、必ず
しも奇数パリティにこだわるものごはない。In the explanation of the present invention, odd parity is used for parity/focus as shown in FIGS. 2 and 3, but there is no need to insist on odd parity.

（ｆ）１発明の効果 以上詳細に説明した様に本発明によれば、半固定う一一
夕の信頼度を向上させる半固定データのパリティチェッ
ク方式を実現出来、且つ半固定データが初期状態から変
化している時は此の変化を通知し、誤データ読み込みに
基づく娯動作、誤処理を防０二出来ると云う大きい効果
がある。(f) 1. Effects of the Invention As described in detail above, according to the present invention, it is possible to realize a parity check method for semi-fixed data that improves the reliability of semi-fixed data in its initial state. This has the great effect of being able to prevent entertainment operations and erroneous processing based on erroneous data reading by notifying this change when it has changed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を説明する為のブロック図で
ある。 第２図は本発明の詳細な説明する為に半固定データと初
期時にランダム・アクセス・メモリに記憶された各パリ
ティビットを示す図である。 第３図は本発明の詳細な説明する為に半固定データと通
常時に生成された各パリティビットを示す図である。 図中、１は半固定データ群、２はパリティ発生回路、３
はランダム・アクセス・メモリ　（ＲＡＭ）、４は制御
回路、５は比較回路、６はデータ・バスである。FIG. 1 is a block diagram for explaining one embodiment of the present invention. FIG. 2 is a diagram showing semi-fixed data and parity bits initially stored in a random access memory for detailed explanation of the present invention. FIG. 3 is a diagram showing semi-fixed data and each parity bit generated during normal operation in order to explain the present invention in detail. In the figure, 1 is a semi-fixed data group, 2 is a parity generation circuit, and 3 is a semi-fixed data group.
is a random access memory (RAM), 4 is a control circuit, 5 is a comparison circuit, and 6 is a data bus.

Claims (1)

【特許請求の範囲】[Claims] 半固定データを使用するディジタル装置に於いて、前記
半固定データを設定する初期状態に前記半固定データに
基づきパリティビットを生成しランダム・アクセス・メ
モリに記憶して置き、該装置の通當動作状恕に前記半固
定データを読み出す時生成されたパリティピントと前記
ランダム・アクセス・メモリに記憶されているバリティ
ビ、／トを比較することを特徴とする半固定データのパ
リティチェック方式。In a digital device using semi-fixed data, a parity bit is generated based on the semi-fixed data and stored in a random access memory in an initial state in which the semi-fixed data is set, and the overall operation of the device is A parity check method for semi-fixed data, characterized in that a parity pin generated when reading the semi-fixed data is compared with a parity pin stored in the random access memory.
JP58186164A 1983-10-05 1983-10-05 Parity check system of semi-fixed data Pending JPS6077530A (en)

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