JPS6076815A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS6076815A JPS6076815A JP18315383A JP18315383A JPS6076815A JP S6076815 A JPS6076815 A JP S6076815A JP 18315383 A JP18315383 A JP 18315383A JP 18315383 A JP18315383 A JP 18315383A JP S6076815 A JPS6076815 A JP S6076815A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アナログ信号をティシタル信号に変換するＡ
／Ｄ変換装置にかかるものであり、特にＲ−２Ｒ抵抗ラ
ダ一方式のＤ／Ａ変換器を用いる逐次比較型のＡ／Ｄ変
換装匝に関するものである。
／Ｄ変換装置にかかるものであり、特にＲ−２Ｒ抵抗ラ
ダ一方式のＤ／Ａ変換器を用いる逐次比較型のＡ／Ｄ変
換装匝に関するものである。
Ｒ−２Ｒ抵抗ラダ一方式のＤ／Ａ変換器を用いるＡ／Ｄ
変換装置としては、例えばｆ５１図に示すような装置か
ある。この図において、Ｒ−２Ｒ４１工抗ラダ一方式の
Ｄ／Ａ変換器１０には、基準電圧発生器１２から基準電
圧Ｖｒｅｆが入力されている。１〕／Ａ変換器１０の出
力信号ＶＤＡは、コンパレータ１４の非反転入力端子に
入力され、また、コンパレータ１４の反転入力端子には
、被測定信号出力部１Ｇから被８１す定信号Ｖｉが入力
されている。コンパレータ１４の出力は、レジスタある
いはシーケンスコントローラを内蔵するロジック回路部
１８に入力され、これに基づいてＤ／Ａ変換器１０の出
力信号ＶＤＡが制御されるとともに、ロジック回路部Ｉ
８の出力かマイコンなどの演算装置２０に入力されてい
る。
変換装置としては、例えばｆ５１図に示すような装置か
ある。この図において、Ｒ−２Ｒ４１工抗ラダ一方式の
Ｄ／Ａ変換器１０には、基準電圧発生器１２から基準電
圧Ｖｒｅｆが入力されている。１〕／Ａ変換器１０の出
力信号ＶＤＡは、コンパレータ１４の非反転入力端子に
入力され、また、コンパレータ１４の反転入力端子には
、被測定信号出力部１Ｇから被８１す定信号Ｖｉが入力
されている。コンパレータ１４の出力は、レジスタある
いはシーケンスコントローラを内蔵するロジック回路部
１８に入力され、これに基づいてＤ／Ａ変換器１０の出
力信号ＶＤＡが制御されるとともに、ロジック回路部Ｉ
８の出力かマイコンなどの演算装置２０に入力されてい
る。
このような構成のＡ／Ｄ変換装置は、Ｄ／Ａ変換器１０
がＡｌ１つ変換を行うための帰還回路となっており、こ
の出力信号ＶＤＡと、被測定信号Ｖｊ とをコンパレー
タ］４によって逐次比較し、これらが一致するようにロ
ジック回路部１８内のレジスタの内容を上位ピッ１−か
ら順に設定することによって被ＷＩＩＪ定信号ｖ１のＡ
／Ｄ変換が行なわれる。例えは、被測定信号■］が３Ｖ
であるとし、これをＩＶ短単位２進符号化したとすると
ｒｏｏｌｌＪとなる。
がＡｌ１つ変換を行うための帰還回路となっており、こ
の出力信号ＶＤＡと、被測定信号Ｖｊ とをコンパレー
タ］４によって逐次比較し、これらが一致するようにロ
ジック回路部１８内のレジスタの内容を上位ピッ１−か
ら順に設定することによって被ＷＩＩＪ定信号ｖ１のＡ
／Ｄ変換が行なわれる。例えは、被測定信号■］が３Ｖ
であるとし、これをＩＶ短単位２進符号化したとすると
ｒｏｏｌｌＪとなる。
この場合には、最初Ｄ／Ａ変換器１０から最上位ピッ１
−に対応する８■の出力信号Ｖｌ）Ａか出力される。
−に対応する８■の出力信号Ｖｌ）Ａか出力される。
このときコンパレータ］４の出力は、「■」」となるが
、この情報がロジック回路部１８を介して１つ／Δ変換
器１０に帰還される。これによってＤ／Ａ変換器１０の
出力信号ＶＤＡが、第２番目のピノ１−に対応する４ｖ
となる。この場合もコンパレータ１４の出力は「１１」
となり、同様にして出力信号・ＶＤＡは、２ｖとなる。
、この情報がロジック回路部１８を介して１つ／Δ変換
器１０に帰還される。これによってＤ／Ａ変換器１０の
出力信号ＶＤＡが、第２番目のピノ１−に対応する４ｖ
となる。この場合もコンパレータ１４の出力は「１１」
となり、同様にして出力信号・ＶＤＡは、２ｖとなる。
このときは、コンパレータ１４の出力が「Ｉ−」となる
。次に出力信号ＶＤＡか１Ｖのときも、コンパレータ１
４の出力は「Ｌｊとなる。以上の動作によって被測定信
号Ｖ」の３Ｖかｒｌ、］、００Ｊの１の補正ｒ００］１
１としてディジタル信号に変換される。
。次に出力信号ＶＤＡか１Ｖのときも、コンパレータ１
４の出力は「Ｌｊとなる。以上の動作によって被測定信
号Ｖ」の３Ｖかｒｌ、］、００Ｊの１の補正ｒ００］１
１としてディジタル信号に変換される。
ところで、コンパレータ１４の入力端子間には、固有の
オフセット電圧Ｖｏｆｆが存在し、これが重ねられてコ
ンパレータ１．／Ｉの入力信号となる。従って。
オフセット電圧Ｖｏｆｆが存在し、これが重ねられてコ
ンパレータ１．／Ｉの入力信号となる。従って。
場合によっては、被測定信号ＶｊのＡ／Ｄ変換に影響す
るおそれがある。例えは、上述した例Ｌ３おいて、オフ
セット電圧Ｖｏｆｆが反転入力端子を基準として仮に＋
１ｖであるとすると、被６（１１定信号ｖ１は等測的に
２■となる。すなわちオフセット電圧Ｖｏｆ：ｆか被測
定信号Ｖｉから差し引かれた電圧かＡ／Ｄ変換されてし
まう。
るおそれがある。例えは、上述した例Ｌ３おいて、オフ
セット電圧Ｖｏｆｆが反転入力端子を基準として仮に＋
１ｖであるとすると、被６（１１定信号ｖ１は等測的に
２■となる。すなわちオフセット電圧Ｖｏｆ：ｆか被測
定信号Ｖｉから差し引かれた電圧かＡ／Ｄ変換されてし
まう。
逆にオフセット電圧Ｖｏｆｆか負である場合には、被測
定信号Ｖｉが基準信号ＶｒｅｆとＶｒｅｆ −Ｖｏｆ：
ｆの間にある場合には、コンパレータ１４の出力が変化
しないという不都合がある。
定信号Ｖｉが基準信号ＶｒｅｆとＶｒｅｆ −Ｖｏｆ：
ｆの間にある場合には、コンパレータ１４の出力が変化
しないという不都合がある。
このため、一定の補正手段か必要であり、また、かかる
補正手段は、コンパレータ毎に異なるオフセラ１〜電圧
νｏｆｆに対応したものであることが必要である。
補正手段は、コンパレータ毎に異なるオフセラ１〜電圧
νｏｆｆに対応したものであることが必要である。
本発明は、かかる点に鑑みてなされたものであり、オフ
セラ１〜電圧の異なるコンパレータに対しても格別の補
正手段を施す必要なく、正確に被測定入力のＡ ／ Ｉ
）変換を行うことができるＡ／Ｄ変換装置を提供するこ
とをその目的とするものである。
セラ１〜電圧の異なるコンパレータに対しても格別の補
正手段を施す必要なく、正確に被測定入力のＡ ／ Ｉ
）変換を行うことができるＡ／Ｄ変換装置を提供するこ
とをその目的とするものである。
以−１・、本発明を、添附図面に示す実施例に従って詳
絹に説明する。
絹に説明する。
第２図には、本発明にかかるＡ／Ｄ変換装置の一実施例
が示されている。この図において、Ｄ／Ａ変換器１００
は、Ｒ，−２Ｒ抵抗ラタ一方式のＤ／Ａ変換器であり、
等価回路の一例が第３図に示されている。Ｉ） ／ Ａ
変換器１００には、基準電圧発生器１０２が接続されて
おり、基準電圧ＶＲが入力されている。また、基１Ｈ（
ｌ電圧発生器１０２は、スイッチ１０４の選択端子にも
接続されている。Ｄ／Ａ変換器＋００は、コンパレータ
１０６の非反転入力端子に接続されており、比較電圧Ｖ
Ａがコンパレータ１０６に入力される。このコンパレー
タ１０６の反転入力端子は、スイッチ１０４の共通端子
に接続されており、スイッチ１０４の他の選択端子には
、被測定信号出力部１０８が接続され、被測定信号ＶＢ
が入力されている。他方、コンパレータ１０らは、ロジ
ック回路部１１０に接続されており、比較信号にＶＣが
出力される。ロジック回路部１１０は、Ｄ／Ａ変換器１
００及びメモリー装置１１２に接続さＡしており、Ｄ
／ Ａ変換器］００に対しては後述する制御を行うため
の信号が出力され、メモリー装置＋１２に苅しては、Δ
／Ｄ変換された変換信号か出力される。また、メモリー
装置１１２は、変換後のディジタル信号を必要とする演
算装置１１４に接続されている。
が示されている。この図において、Ｄ／Ａ変換器１００
は、Ｒ，−２Ｒ抵抗ラタ一方式のＤ／Ａ変換器であり、
等価回路の一例が第３図に示されている。Ｉ） ／ Ａ
変換器１００には、基準電圧発生器１０２が接続されて
おり、基準電圧ＶＲが入力されている。また、基１Ｈ（
ｌ電圧発生器１０２は、スイッチ１０４の選択端子にも
接続されている。Ｄ／Ａ変換器＋００は、コンパレータ
１０６の非反転入力端子に接続されており、比較電圧Ｖ
Ａがコンパレータ１０６に入力される。このコンパレー
タ１０６の反転入力端子は、スイッチ１０４の共通端子
に接続されており、スイッチ１０４の他の選択端子には
、被測定信号出力部１０８が接続され、被測定信号ＶＢ
が入力されている。他方、コンパレータ１０らは、ロジ
ック回路部１１０に接続されており、比較信号にＶＣが
出力される。ロジック回路部１１０は、Ｄ／Ａ変換器１
００及びメモリー装置１１２に接続さＡしており、Ｄ
／ Ａ変換器］００に対しては後述する制御を行うため
の信号が出力され、メモリー装置＋１２に苅しては、Δ
／Ｄ変換された変換信号か出力される。また、メモリー
装置１１２は、変換後のディジタル信号を必要とする演
算装置１１４に接続されている。
次に、第３図を参照しなから、Ｉ）／Δ変換器１００に
ついて説明する。この図において、スイッチＳＡ、 Ｓ
Ｂ、 ＳＣ，ＳＯの各一端と、アースとの間には、定電
流源Ｉｓか各々接続されており、スイッチＳＡ。
ついて説明する。この図において、スイッチＳＡ、 Ｓ
Ｂ、 ＳＣ，ＳＯの各一端と、アースとの間には、定電
流源Ｉｓか各々接続されており、スイッチＳＡ。
Ｓ１３．ＳＣ，５０の各他端Ａ、 Ｂ、 Ｃ，Ｄには、
抵抗２１（、他端りにはＲが各々接続されている。これ
らの抵抗は、端子ＴＡに接続されている。スイッチＳＡ
、 ５ＢｆｔｔＪ、スイッチｓｎ、ｓｃ間及びスイッチ
ＳＣ，ＳｌＪ間には他端に抵抗Ｒが各々接続されており
、また、スイッチＳＡの他端Δは、端子１Ｂに接続され
ている。スイッチＳＣの他端Ｃには、端子’Ｉ’Ｃとの
間に定電流源ＩＦが接続されている。端子］Ａ、１Ｃに
は各々基準電圧ＶＲ、バイアス屯圧ｖＣＣが印加される
。端子ＴＢは、出力端子であり、比較電圧ＶＡが出力さ
れる。なお、以下スイッチＳＡ、 ５＋１． ＳＣ，Ｓ
Ｄの他端Ａ、 ［３，Ｃ，Ｄを単に接続点という。 次
に以」二のような等価回路となる１）／Δ変換器］００
の動作について説明する。
抵抗２１（、他端りにはＲが各々接続されている。これ
らの抵抗は、端子ＴＡに接続されている。スイッチＳＡ
、 ５ＢｆｔｔＪ、スイッチｓｎ、ｓｃ間及びスイッチ
ＳＣ，ＳｌＪ間には他端に抵抗Ｒが各々接続されており
、また、スイッチＳＡの他端Δは、端子１Ｂに接続され
ている。スイッチＳＣの他端Ｃには、端子’Ｉ’Ｃとの
間に定電流源ＩＦが接続されている。端子］Ａ、１Ｃに
は各々基準電圧ＶＲ、バイアス屯圧ｖＣＣが印加される
。端子ＴＢは、出力端子であり、比較電圧ＶＡが出力さ
れる。なお、以下スイッチＳＡ、 ５＋１． ＳＣ，Ｓ
Ｄの他端Ａ、 ［３，Ｃ，Ｄを単に接続点という。 次
に以」二のような等価回路となる１）／Δ変換器］００
の動作について説明する。
スイッチＳＡ、 ＳＢ、 ＳＣ，Ｓｌ）を「ＯＮ」とす
ると、定電流源ＩＳによる電流によって各抵抗Ｒ２２１
（に電流が流れる。これによる゛電圧が端子ＴＡに印加
されている基へＩ！電圧ＶＲに重畳される。別型すれば
、いずれかの接続点Ａ 、 ＋１ 、 Ｃ，、＋１に゛
電流を流すことにより基イ＜６電圧Ｖ旧；対するオフセ
ットがかけられることとなる。
ると、定電流源ＩＳによる電流によって各抵抗Ｒ２２１
（に電流が流れる。これによる゛電圧が端子ＴＡに印加
されている基へＩ！電圧ＶＲに重畳される。別型すれば
、いずれかの接続点Ａ 、 ＋１ 、 Ｃ，、＋１に゛
電流を流すことにより基イ＜６電圧Ｖ旧；対するオフセ
ットがかけられることとなる。
スイッチＳＡをｒＯＮＪとしたときに、端子ＩＡ、ＴＢ
間に生ずる電圧をＶａとすると、 Ｖａ＝ ＩＳＲ−（］） となる１、同様にして、スイッチＳＢ 、 ＳＣ、５０
を「ＯＮ」としたときに端子丁Ａ、ＴＩ３間に生ずる電
圧をＶｂ 、 Ｖｃ 、 Ｖｄとすると、 Ｖｂ ＝ ＩＥＲ／２−−−−（２） Ｖｃ ＝ ＴＳＲ／４ ＝−（３） ｖｄ＝ ＩＳＲ／８−−（４） となる。スイッチＳＡ 、ＳＢ 、ＳＣ，５０のうち、
２以」ニが「ＯＮ」となった場合には、重ね合わせの理
によって、Ｖａ 、 Ｖｂ 、 Ｖｃ 、 Ｖｄを加算
したものが、端子ＴＡ、ＴＢ間の出力ＶＱとなる。なお
係数Ａユ、Ａ２ 、Ａ３ 、Ａ４を０又は１とすると、 ＶＱ ＝ Ａ１Ｖａ＋Ａｚ Ｖｂ＋Ａ１．ｌＶＣ＋Ａ４
Ｖｄ＝ ＡＩ ＩＳＲ＋Ａ２ ＩＳＲ／２＋＾ヨＩｓ
／４＋Ａａ ＩＳＲ／８ ・ （５）の如くに表現する
ことができる。スイッチＳＡ、ＳＢ。
間に生ずる電圧をＶａとすると、 Ｖａ＝ ＩＳＲ−（］） となる１、同様にして、スイッチＳＢ 、 ＳＣ、５０
を「ＯＮ」としたときに端子丁Ａ、ＴＩ３間に生ずる電
圧をＶｂ 、 Ｖｃ 、 Ｖｄとすると、 Ｖｂ ＝ ＩＥＲ／２−−−−（２） Ｖｃ ＝ ＴＳＲ／４ ＝−（３） ｖｄ＝ ＩＳＲ／８−−（４） となる。スイッチＳＡ 、ＳＢ 、ＳＣ，５０のうち、
２以」ニが「ＯＮ」となった場合には、重ね合わせの理
によって、Ｖａ 、 Ｖｂ 、 Ｖｃ 、 Ｖｄを加算
したものが、端子ＴＡ、ＴＢ間の出力ＶＱとなる。なお
係数Ａユ、Ａ２ 、Ａ３ 、Ａ４を０又は１とすると、 ＶＱ ＝ Ａ１Ｖａ＋Ａｚ Ｖｂ＋Ａ１．ｌＶＣ＋Ａ４
Ｖｄ＝ ＡＩ ＩＳＲ＋Ａ２ ＩＳＲ／２＋＾ヨＩｓ
／４＋Ａａ ＩＳＲ／８ ・ （５）の如くに表現する
ことができる。スイッチＳＡ、ＳＢ。
ＳＣ，５１）は、実際には、半導体スイッチング素子等
によって構成され、その開閉動作は、シーケンスコン１
−ローラあるいはレジスタが内蔵されているロジック回
路部１１０から出力される制御信号によって制御される
。このスイッチＳＡ、ＳＢ、ＳＣ，Ｓｔ）の開閉か係数
Ａ１．Ａ２ 、Ａ：Ｉ、Ａ４の「０」又はＮＪに対応す
る。なお、（５）式から明′らかなように、第１項か」
−位ヒｙｈ、第４項が下位ビットに対応する。
によって構成され、その開閉動作は、シーケンスコン１
−ローラあるいはレジスタが内蔵されているロジック回
路部１１０から出力される制御信号によって制御される
。このスイッチＳＡ、ＳＢ、ＳＣ，Ｓｔ）の開閉か係数
Ａ１．Ａ２ 、Ａ：Ｉ、Ａ４の「０」又はＮＪに対応す
る。なお、（５）式から明′らかなように、第１項か」
−位ヒｙｈ、第４項が下位ビットに対応する。
また、接続点Ａ、 Ｂ、 Ｃ，Ｄのいずれかに、定電流
源］、Ｆを接続すると、電圧ＶＱにオフセットがかかる
。
源］、Ｆを接続すると、電圧ＶＱにオフセットがかかる
。
以下、コンパレータ１０６におけるオフセラ１−を第１
のオフセット、定電流源ＩＦによるオフセットを第２の
オフセラ１〜という。
のオフセット、定電流源ＩＦによるオフセットを第２の
オフセラ１〜という。
次に、上記実施例の全体的動作について説明する。
まず、理解を一層明瞭とするために、第１及び第２のオ
フセットがない場合の動作について説明する。第４図（
Ａ）、（Ｂ）には、かかる場合のタイムチャー１〜が示
されている。
フセットがない場合の動作について説明する。第４図（
Ａ）、（Ｂ）には、かかる場合のタイムチャー１〜が示
されている。
同図（Δ）には、基準電圧ＶＲ１比較電圧ＶＡ及び被測
定信号ＶＢか示されており、同図（Ｂ）には、コンパレ
ータ１０６の出力である比較信号ＶＣおよびこれに基づ
く４ピノ１−のＡ／Ｄ変換値が示されている。
定信号ＶＢか示されており、同図（Ｂ）には、コンパレ
ータ１０６の出力である比較信号ＶＣおよびこれに基づ
く４ピノ１−のＡ／Ｄ変換値が示されている。
まず、スイッチＳＡ、ＳＢ、ＳＣ，ＳＤはすべて「ＯＮ
」となっているものとする。この状態で、比較電圧ＶＡ
がコンパレータ１０６に印加される。まず、しｌて、ス
イッチＳＡをｒＯＦＦＪとする。この場合には、ＶＢ＞
ＶＡであるから比較信号ＶＣは、「Ｌ」となる。これか
ロジック回路部１１０に入力されるが、比較信号ＶＣが
ｒＬＪの場合には、そのピッ１へを保持し、ｒＨＪの場
合には、そのピントを解除するように制御信号がＤ／Ａ
変換器１００に対して出力される。従って、スイッチＳ
ＡのｒＯＦＦＪは、そのまま維持され、次に、＋２にお
いて、スイッチＳＢがｒＯＦＦＪとされる。この場合に
は、ＶＢ ＜ＶＡとなるため、ＶＣがｒ、１−ＩＪとな
る。
」となっているものとする。この状態で、比較電圧ＶＡ
がコンパレータ１０６に印加される。まず、しｌて、ス
イッチＳＡをｒＯＦＦＪとする。この場合には、ＶＢ＞
ＶＡであるから比較信号ＶＣは、「Ｌ」となる。これか
ロジック回路部１１０に入力されるが、比較信号ＶＣが
ｒＬＪの場合には、そのピッ１へを保持し、ｒＨＪの場
合には、そのピントを解除するように制御信号がＤ／Ａ
変換器１００に対して出力される。従って、スイッチＳ
ＡのｒＯＦＦＪは、そのまま維持され、次に、＋２にお
いて、スイッチＳＢがｒＯＦＦＪとされる。この場合に
は、ＶＢ ＜ＶＡとなるため、ＶＣがｒ、１−ＩＪとな
る。
このため、スイッチは解除され、次に、＋３においてス
イッチＳＣがｒ ＯＦＦ Ｊとされる。この場合には、
ＶＢ＞ ＶＡであるから、スイッチＳＣとのｒ ＯＦ
Ｆ ｊが維持され、次に、＋４において、スイッチＳＯ
がｒＯＦＦＪとされる。この場合には、ＶＢ＞ＶＡであ
るから、ＶＣはＩ’ＬＪとなる。以」二の動作によって
、被測定信号ｖ８に対して、比較電圧ＶＡか近似される
。また、コンパレータ１０６の出力は、メモリー装置１
１２にＡ／Ｄ変換値ｒｏ１００Ｊとして格納される。
イッチＳＣがｒ ＯＦＦ Ｊとされる。この場合には、
ＶＢ＞ ＶＡであるから、スイッチＳＣとのｒ ＯＦ
Ｆ ｊが維持され、次に、＋４において、スイッチＳＯ
がｒＯＦＦＪとされる。この場合には、ＶＢ＞ＶＡであ
るから、ＶＣはＩ’ＬＪとなる。以」二の動作によって
、被測定信号ｖ８に対して、比較電圧ＶＡか近似される
。また、コンパレータ１０６の出力は、メモリー装置１
１２にＡ／Ｄ変換値ｒｏ１００Ｊとして格納される。
次に、コンパレータ１０６に、負の第１のオフセット電
圧Ｖｏｆｆが存在する場合について、第５図（Ａ）、（
Ｂ）を参照しながら説明する。この場合には、オフセン
ト電圧Ｖｏｆｆ か重畳されてコンパレータ１０６の比
較信号ＶＣの出力が行なわれる。従って、？／！／ 側
定信壮Ｖ１３かＶＲ−Ｖｏｆｆ ＜’Ｖｌｌ ＜ＶＲ（
７）場合には、第５１ｍ（Δ）に示すようにＶ［３）
ＶＡとなッテ、同図（１３）に示すようにコンパレータ
１０６の出力はＡ／Ｄ変換値ｒ００００Ｊを得ることと
なって不適当となる。また、オフセラ１〜電圧Ｖｏｆｆ
か正の場合には、Δ／Ｄ変換値に補正が必要となる。
圧Ｖｏｆｆが存在する場合について、第５図（Ａ）、（
Ｂ）を参照しながら説明する。この場合には、オフセン
ト電圧Ｖｏｆｆ か重畳されてコンパレータ１０６の比
較信号ＶＣの出力が行なわれる。従って、？／！／ 側
定信壮Ｖ１３かＶＲ−Ｖｏｆｆ ＜’Ｖｌｌ ＜ＶＲ（
７）場合には、第５１ｍ（Δ）に示すようにＶ［３）
ＶＡとなッテ、同図（１３）に示すようにコンパレータ
１０６の出力はＡ／Ｄ変換値ｒ００００Ｊを得ることと
なって不適当となる。また、オフセラ１〜電圧Ｖｏｆｆ
か正の場合には、Δ／Ｄ変換値に補正が必要となる。
次（ビ、第６図（Ａ）、（＋３）を参照しなから、上記
第２図に示す実施例の動作について説明する。
第２図に示す実施例の動作について説明する。
コンパレータ１０６の第１のオフセット電圧Ｖｏｆｆに
対応して、定電流源ＩＦによりいずれかの接続点Ａ 、
１１ 、 Ｃ、＋１に電流を流すことにより第２オフ
セツ１〜電圧ＶＦを印加する。この電流を１１とし、こ
れを接続点Ｃに流すこととすると、 Ｖｌｉ ＝ Ｈ’＋＋／４ −＝・＝−（６）この電流
Ｈの方向が、定電流源Ｉｓの電流■と反対方向であると
すると、端子１’Ａ、ＴＩＩ間の電圧ＶＱは、ＶＱ＝Ａ
１１ＳＲ十八−！ ＴＳＲ／２＋Ａ：］ ｌ５ＩＩ／４
＋Ａａ ＩＳＲ／８ ’ ＩｆＲ／４・・（７） となる。なお、この第２オフセツ１〜電圧ＶＦの大きさ
は、いずれの接続点Ａ、Ｂ、Ｃ，Ｄに電流Ｉｆを流すか
によって変化するので、こ九により、第１のオフセラ１
−電圧Ｖｏｆｆの大きさに対応して第２のオフセット電
圧ＶＦを調整する。
対応して、定電流源ＩＦによりいずれかの接続点Ａ 、
１１ 、 Ｃ、＋１に電流を流すことにより第２オフ
セツ１〜電圧ＶＦを印加する。この電流を１１とし、こ
れを接続点Ｃに流すこととすると、 Ｖｌｉ ＝ Ｈ’＋＋／４ −＝・＝−（６）この電流
Ｈの方向が、定電流源Ｉｓの電流■と反対方向であると
すると、端子１’Ａ、ＴＩＩ間の電圧ＶＱは、ＶＱ＝Ａ
１１ＳＲ十八−！ ＴＳＲ／２＋Ａ：］ ｌ５ＩＩ／４
＋Ａａ ＩＳＲ／８ ’ ＩｆＲ／４・・（７） となる。なお、この第２オフセツ１〜電圧ＶＦの大きさ
は、いずれの接続点Ａ、Ｂ、Ｃ，Ｄに電流Ｉｆを流すか
によって変化するので、こ九により、第１のオフセラ１
−電圧Ｖｏｆｆの大きさに対応して第２のオフセット電
圧ＶＦを調整する。
この第２のオフセラ１〜電圧ＶＦを含む比較電圧ＶＡは
、第６図（Ａ）に示すようになる。このため、スイッチ
ＳＢ、 ＳＣをｒＯＦＦＪ トした場合には、ＶＢ ＜
ＶＡとなり、コンパレータ１０６の出力である比較信号
ＶＣによりＡ／Ｄ変換値は、第６図（Ｂ）に示すように
、ｒｏｌｌｏＪとなる。すなわち、第２オフセツ１〜電
圧ｖＦを印加したことにより、コンパレータ１０６の入
力である比較電圧ＶＡが被測定信号ＶＢよりも人となっ
て、コンパレータ１０６の出力である比較信号ＶＣから
不適当なＡ／Ｄ変換値ｒｏ０００Ｊを得るという事態が
防止される。
、第６図（Ａ）に示すようになる。このため、スイッチ
ＳＢ、 ＳＣをｒＯＦＦＪ トした場合には、ＶＢ ＜
ＶＡとなり、コンパレータ１０６の出力である比較信号
ＶＣによりＡ／Ｄ変換値は、第６図（Ｂ）に示すように
、ｒｏｌｌｏＪとなる。すなわち、第２オフセツ１〜電
圧ｖＦを印加したことにより、コンパレータ１０６の入
力である比較電圧ＶＡが被測定信号ＶＢよりも人となっ
て、コンパレータ１０６の出力である比較信号ＶＣから
不適当なＡ／Ｄ変換値ｒｏ０００Ｊを得るという事態が
防止される。
次に、以上の動作によって得られたディジタル信号は、
第２のオフセラ１〜電圧ＶＦが重畳されたものであるか
ら、これを測定して差し引く動作か必要となる。この動
作を第７図（Ａ）、（Ｂ）を参照しながら説明する。こ
の場合には、第２図のスイッチ１０／Ｉを切換えて基準
電圧ＶＲをコンパレータ１０６の反転入力端子に入力す
る。このため、コンパレータでは、第７図（Δ）に示さ
れているように、比較電圧ＶＡと、基準電圧踵とが比較
され、基準電圧ＶＲがディジタル化されて、同図（Ｂ）
に示されているように出力される。このデータは、メモ
リー装置１１２に格納され、演算装置１１４による演算
の際に、被測定信号ＶＢのティジタル値から差し引かれ
る。
第２のオフセラ１〜電圧ＶＦが重畳されたものであるか
ら、これを測定して差し引く動作か必要となる。この動
作を第７図（Ａ）、（Ｂ）を参照しながら説明する。こ
の場合には、第２図のスイッチ１０／Ｉを切換えて基準
電圧ＶＲをコンパレータ１０６の反転入力端子に入力す
る。このため、コンパレータでは、第７図（Δ）に示さ
れているように、比較電圧ＶＡと、基準電圧踵とが比較
され、基準電圧ＶＲがディジタル化されて、同図（Ｂ）
に示されているように出力される。このデータは、メモ
リー装置１１２に格納され、演算装置１１４による演算
の際に、被測定信号ＶＢのティジタル値から差し引かれ
る。
上記例において、第２のオフセット電圧ＶＦを印加して
ディジタル化さ九た被測定信号Ｖｔ＋は、第６図０３）
に示すようにｒｏｌｌｏＪである。次に、第２のオフセ
ラ１〜電圧ＶＦのティジタル値は、第７図（Ｂ）に示す
ように、ｒｏｏｔｏｊである。これを減算す肛ば、ｒｏ
ｌ、００Ｊとなり、第１及び第２のオフセラ１〜電圧が
存在しないと仮定したときの被測定信号ＶＢのディジタ
ル化「０１００」（第４図（Ｅｌ）参照）に一致する。
ディジタル化さ九た被測定信号Ｖｔ＋は、第６図０３）
に示すようにｒｏｌｌｏＪである。次に、第２のオフセ
ラ１〜電圧ＶＦのティジタル値は、第７図（Ｂ）に示す
ように、ｒｏｏｔｏｊである。これを減算す肛ば、ｒｏ
ｌ、００Ｊとなり、第１及び第２のオフセラ１〜電圧が
存在しないと仮定したときの被測定信号ＶＢのディジタ
ル化「０１００」（第４図（Ｅｌ）参照）に一致する。
すなわち、踵→−ＶＦ ＋ Ｖｏｆｆに対する被ｌｌｔ
！！定信号ＶＢのＡ、／Ｄ変換値Ｘと基準電圧Ｖｌｌの
Ａ／Ｄ変換値Ｙは、以下の式で表わされる。
！！定信号ＶＢのＡ、／Ｄ変換値Ｘと基準電圧Ｖｌｌの
Ａ／Ｄ変換値Ｙは、以下の式で表わされる。
（ＶＲ十ＶＦ十Ｖｏｆｆ） （ＶＢ） ＝Ｘ ＝（８）
（ＶＲ＋ＶＦ＋Ｖｏｆｆ） −（ＶＲ） ＝Ｙ −（り
）従って、ＸとＹの差は、 Ｘ −１／ ＝ （ＶＲ） −（ＶＢ） −−（１０）
となり、ＶＲに対するＶＢのＡ／Ｄ変換値と等価なもの
が得られる。
（ＶＲ＋ＶＦ＋Ｖｏｆｆ） −（ＶＲ） ＝Ｙ −（り
）従って、ＸとＹの差は、 Ｘ −１／ ＝ （ＶＲ） −（ＶＢ） −−（１０）
となり、ＶＲに対するＶＢのＡ／Ｄ変換値と等価なもの
が得られる。
なお、上記実施例では、４ビツトのＡ／Ｄ変換の例を示
したが、本発明は何らこれに限定されるものではなく、
他のビット数でもよい。ヒント数が増大するほどより高
分解能で高精度のΔ／１つ変換が可能となる。また、第
２のオフセット電圧＼１１７を、定電流源を用いてかけ
るようにしたが、単に抵抗器を用いて行うようにしても
よく、その他の方法でもよい。スイッチ１０７Ｉ を単
心体によって構成し、その開閉動作をマイタロコンピュ
ータ等で制御するようにしてもよい。
したが、本発明は何らこれに限定されるものではなく、
他のビット数でもよい。ヒント数が増大するほどより高
分解能で高精度のΔ／１つ変換が可能となる。また、第
２のオフセット電圧＼１１７を、定電流源を用いてかけ
るようにしたが、単に抵抗器を用いて行うようにしても
よく、その他の方法でもよい。スイッチ１０７Ｉ を単
心体によって構成し、その開閉動作をマイタロコンピュ
ータ等で制御するようにしてもよい。
以上説明したように、本発明によるＡ／ｌ）変換装置に
よれば、コンパレータの有するオフセソ１〜に対応して
Ｄ／Ａ変換器にオフセソ１−をかけ、これに基づいて被
測定信号をＡ／Ｄ変換するとともに、該オフセットの程
度を他にめ、これを差し引くことによって最終的なＡ／
Ｄ変換値をめることとしたので、異なるオフセット電圧
のコンパレータを使用しても格別の補正手段を必要とす
ることなく、該オフセットによる悪影響を低減し、良好
に正確な被ｉ１＋！ｌ定信号のＡ／Ｄ変換を行うことか
できるという効果か得られる。
よれば、コンパレータの有するオフセソ１〜に対応して
Ｄ／Ａ変換器にオフセソ１−をかけ、これに基づいて被
測定信号をＡ／Ｄ変換するとともに、該オフセットの程
度を他にめ、これを差し引くことによって最終的なＡ／
Ｄ変換値をめることとしたので、異なるオフセット電圧
のコンパレータを使用しても格別の補正手段を必要とす
ることなく、該オフセットによる悪影響を低減し、良好
に正確な被ｉ１＋！ｌ定信号のＡ／Ｄ変換を行うことか
できるという効果か得られる。
第１図は従来のＡ／Ｄ変換装置の一例を示すブロック図
、第２図は本説明にかかるＡ／Ｄ変換装首の−・実施例
を示すブロック図、第３図は第２図に示すＩ） ／ Ａ
変換器の等価回路を示す回路図、第４図（ハ）、（Ｂ）
は第１及び第２のオフセラ１へを考慮しない場合の動作
を示すタイムチャート、第５しＩ（Ａ）、（Ｂ）は負の
第１のオフセラ１へかある場合の動作を示すタイムチャ
ー１−１第６図（Ａ）、（Ｂ）は第１及び第２のオフセ
ットがある場合の動作を示すタイムチャー１−１第７図
（Ａ）、（Ｂ）はオフセラ１−の量を測定する場合の動
作を示すタイムチャー１〜である。 １００・・Ｄ／Ａ変換器、 １０２ 基準電圧発生器、 １０４・スイッチ、 １０６・・・コンパレータ（比較器）、ＪＯＢ・−被預
り定信号出力部、 １１０ ロジック回路部（制御回路）、］１２ メモリ
ー装置（メモ１月、 １１４・・演算装置、 Ｄ／Ａ・比較電圧（Ｄ／Ａ変換器の出力）、ＶＢ・被測
定信号、 ＶＲ・基準電圧、 Ｖｏｆｆ・第１のオフセット電圧、 ＶＦ 第２のオフセント電圧。 第４図 （Ａ） （Ｂ） Ｃ 第５図 （Ａ） （ＢＩ し ｏ ｏｏｏ’晴間 第６ Ｌ＜１ （Ａ） 時間 （Ｂ） Ｃ ０１１０時間
、第２図は本説明にかかるＡ／Ｄ変換装首の−・実施例
を示すブロック図、第３図は第２図に示すＩ） ／ Ａ
変換器の等価回路を示す回路図、第４図（ハ）、（Ｂ）
は第１及び第２のオフセラ１へを考慮しない場合の動作
を示すタイムチャート、第５しＩ（Ａ）、（Ｂ）は負の
第１のオフセラ１へかある場合の動作を示すタイムチャ
ー１−１第６図（Ａ）、（Ｂ）は第１及び第２のオフセ
ットがある場合の動作を示すタイムチャー１−１第７図
（Ａ）、（Ｂ）はオフセラ１−の量を測定する場合の動
作を示すタイムチャー１〜である。 １００・・Ｄ／Ａ変換器、 １０２ 基準電圧発生器、 １０４・スイッチ、 １０６・・・コンパレータ（比較器）、ＪＯＢ・−被預
り定信号出力部、 １１０ ロジック回路部（制御回路）、］１２ メモリ
ー装置（メモ１月、 １１４・・演算装置、 Ｄ／Ａ・比較電圧（Ｄ／Ａ変換器の出力）、ＶＢ・被測
定信号、 ＶＲ・基準電圧、 Ｖｏｆｆ・第１のオフセット電圧、 ＶＦ 第２のオフセント電圧。 第４図 （Ａ） （Ｂ） Ｃ 第５図 （Ａ） （ＢＩ し ｏ ｏｏｏ’晴間 第６ Ｌ＜１ （Ａ） 時間 （Ｂ） Ｃ ０１１０時間
Claims (2)
- （１）基＄電圧を発生する基準電圧発生器と、前記基準
電圧が入力されるＲ−２Ｒ抵抗ラダ一方式のＤ／Ａ変換
器と、第１のオフセット電圧を有する比較器と、制御回
路とを有し、制御回路は、比較器の出力に基づいてＤ／
Ａ変換器の出力電圧を制御し、比較器は、Ｄ／Ａ変換器
の出力と被測定信号とを逐次比較することによって被測
定（ｉ号がティジタル信号に変換されるＡ／Ｄ変換器装
置において、 該装置は、メモリを含むとともに、前記Ｄ／Ａ変換器は
、第１のオフセット電圧に対応する第２のオフセット電
圧が重畳されており、前記メモリには、前記比較器に被
測定信号が入力された場合のＡ／Ｄ変換値と前記基準電
圧が人力された場合のＡ／Ｄ変換値とが格納されること
を特徴とするＡ ／ Ｄ変換装置。 - （２）前記第２オフセツト電圧の印加手段は、抵抗分岐
点に接続される定電流源である特許請求の範囲第１項記
載のＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18315383A JPS6076815A (ja) | 1983-10-03 | 1983-10-03 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18315383A JPS6076815A (ja) | 1983-10-03 | 1983-10-03 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076815A true JPS6076815A (ja) | 1985-05-01 |
Family
ID=16130720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18315383A Pending JPS6076815A (ja) | 1983-10-03 | 1983-10-03 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076815A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180230A (en) * | 1981-04-30 | 1982-11-06 | Hitachi Ltd | Analog-to-digital conversion circuit |
| JPS5868152A (ja) * | 1981-10-20 | 1983-04-22 | Hitachi Ltd | デ−タ信号検出方式 |
-
1983
- 1983-10-03 JP JP18315383A patent/JPS6076815A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180230A (en) * | 1981-04-30 | 1982-11-06 | Hitachi Ltd | Analog-to-digital conversion circuit |
| JPS5868152A (ja) * | 1981-10-20 | 1983-04-22 | Hitachi Ltd | デ−タ信号検出方式 |
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