JPS6074642A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPS6074642A
JPS6074642A JP58183432A JP18343283A JPS6074642A JP S6074642 A JPS6074642 A JP S6074642A JP 58183432 A JP58183432 A JP 58183432A JP 18343283 A JP18343283 A JP 18343283A JP S6074642 A JPS6074642 A JP S6074642A
Authority
JP
Japan
Prior art keywords
blade
groove
wafer
dicing
width
Prior art date
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Pending
Application number
JP58183432A
Other languages
English (en)
Inventor
Hisashi Haneda
尚志 羽田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS6074642A publication Critical patent/JPS6074642A/ja
Pending legal-status Critical Current

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Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B28—WORKING CEMENT, CLAY, OR STONE
    • B28D—WORKING STONE OR STONE-LIKE MATERIALS
    • B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
    • B28D5/02—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills
    • B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特にグイシング
工程に関するものである。
従来、半導体ウェハーをダイシングする際、ダイシング
溝を一回で形成していすこため、クラックが入り易く、
さらにブレードの消耗が早いという欠点があった。
本発明の目的はかかる欠点を除去し、クラックが入り難
く、ブレードの消耗を少くするダイシング方法を提供す
ることである。
本発明のダイシング方法は初めに幅の大々るブレードで
浅くダイシングした後、より幅の小々るブレードで深く
、さらに必要に応じてはこれを繰り返し、従来のダイシ
ング深さまで溝を形成し、その仮名素子片に破断分離す
る方法をとっている。
この方法によれば、ブレードがダイシング溝の側面に接
触する面積が小さく々す、したがって半導体素子へクラ
ックが入り難り、ブレードの消耗も少く々るという効果
がある。
次に図面を参照してより詳細に説明する。
第１図は従来のダイシング溝の形状の一例である。ペレ
、タイズするブレーキング工程においてウェハー１に形
成する溝３はウェハー１の厚さの２／３の深さが必要だ
と言われており、ウェハー１の直径が大口径化するにつ
れ、つエバー１の厚さも厚くなっており１例えば４イン
チウェハーではウェハー１の厚さが５００μｍ程度であ
るから、ダイシング溝３の深さは３００βｍ以上必要で
ある。ここで、ブレード幅は２０μｍ８度であり、ブレ
ード２とダイシング溝３の側面との接触からウェハー１
にクラック４が入り、半導体素子部５と に悪影４１Ｊ及ぼすという欠点があり、さらにはブレー
ド２とダイシング溝３の側面との接触からブレード２が
消耗し、もしくは破損するという欠点があった。
次に、本発明の一実施例を第２図に示す、まず。
同図（ａ）に示される様に幅の大々るブレード６により
、浅く溝８を形成し、次いで、同図（ｂ）に示される様
により幅の小なるブレード７により所定の深さまで深い
溝９を形成する。その後ウェハー１を破断して各素子片
に分離する。これによればブレード６及び７と溝８，９
の側面との接触面積が従来より小さく、クラックの発生
を防止でき、ブレード６．７の消耗及び破損も少なく々
る。
また、ととでは溝を２段に形成した場合の実施例を示し
たが３段以上の場合にも効果があることは言を待たガい
。
【図面の簡単な説明】
第１図は従来のダイシング方法を説明する断面図であり
、第２図（ａ）および（ｂ）は本発明の一実施例をその
工程順に示す断面図である。

Claims (1)

    【特許請求の範囲】
  1. 半導体ウェハーをダイシングのブレード幅の大なるブレ
    ードにより浅くダイシングを行い、さらに続けて該ブレ
    ードよりも幅の小なるブレードでより深いダイシングを
    行いその仮名素子に破断分離することを特徴とする半導
    体装置の製造方法、
JP58183432A 1983-09-30 1983-09-30 半導体装置の製造方法 Pending JPS6074642A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0884775A1 (en) * 1997-06-10 1998-12-16 Murata Manufacturing Co., Ltd. Electronic component and manufacturing method therefor

Cited By (1)

* Cited by examiner, † Cited by third party
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