JPS6074525A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6074525A JPS6074525A JP58180465A JP18046583A JPS6074525A JP S6074525 A JPS6074525 A JP S6074525A JP 58180465 A JP58180465 A JP 58180465A JP 18046583 A JP18046583 A JP 18046583A JP S6074525 A JPS6074525 A JP S6074525A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- mask
- exposure
- resist
- patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000011161 development Methods 0.000 abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 5
- 238000013461 design Methods 0.000 abstract description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 abstract 1
- 238000005259 measurement Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
l)発明の技術分野
本発明は半導体装置の製造方法に関し、更に詳しくは現
像レジストパターンの適正度を極めて容易に判別し、正
確に転写されたパターンを得るようC二した半導体装置
の製造方法に関する。
像レジストパターンの適正度を極めて容易に判別し、正
確に転写されたパターンを得るようC二した半導体装置
の製造方法に関する。
2)技術の背景
半導体装置の製造におけるホトエツチング工程において
は、ワーキングマスクを、ウェーハに塗布したホトレジ
ストに転写する。この転写はホトマスクの位置合わせ、
密着又は投影による紫外線露光お工び現像からなる。こ
の露光・現像において得られたレジスト画偉がワーキン
グマスクのパターンを正確i:反映しているかどうかが
問題となる0 3)従来技術と問題点 ホトエツチング工程において無光時間が適正であるか否
か全チェックすることは、ホトレジストにワーキングマ
スクが正確に転写されているか否かという点エフ極めて
重要なことである。すなわち、露光時間が適正時間↓り
も短い場合光の回折等の現象より所望レジスト画像より
も大きくなり、一方路光時間が適正時間よりも長い場合
所望レジスト画像エフも小さくなる。従って、露光時間
が適正でない場合、レジスト線幅離し再度位置合わせ、
露光お工び現像を行なわなければならず、このため多大
の時間的ロスが生じることとなる。
は、ワーキングマスクを、ウェーハに塗布したホトレジ
ストに転写する。この転写はホトマスクの位置合わせ、
密着又は投影による紫外線露光お工び現像からなる。こ
の露光・現像において得られたレジスト画偉がワーキン
グマスクのパターンを正確i:反映しているかどうかが
問題となる0 3)従来技術と問題点 ホトエツチング工程において無光時間が適正であるか否
か全チェックすることは、ホトレジストにワーキングマ
スクが正確に転写されているか否かという点エフ極めて
重要なことである。すなわち、露光時間が適正時間↓り
も短い場合光の回折等の現象より所望レジスト画像より
も大きくなり、一方路光時間が適正時間よりも長い場合
所望レジスト画像エフも小さくなる。従って、露光時間
が適正でない場合、レジスト線幅離し再度位置合わせ、
露光お工び現像を行なわなければならず、このため多大
の時間的ロスが生じることとなる。
従来、j1光時間が適正であるか否かを判別するために
はホトマスク内のチップ形成パターン間のライン上にL
字形の測長パターン全般け、このパターンが転写された
現像レジストパターン金側長話および顕微鏡を用い実際
測長を行−てい7toこのような測定を伴なう顕微鏡検
査は相当の時間を強要するものである。従って、このよ
うな検査l二伴う時間を短縮しエフ簡便な方法で、得ら
れたレジストパターンの適正露光度を判定しより精度の
高いICパターンを得る方法が望まれていた。
はホトマスク内のチップ形成パターン間のライン上にL
字形の測長パターン全般け、このパターンが転写された
現像レジストパターン金側長話および顕微鏡を用い実際
測長を行−てい7toこのような測定を伴なう顕微鏡検
査は相当の時間を強要するものである。従って、このよ
うな検査l二伴う時間を短縮しエフ簡便な方法で、得ら
れたレジストパターンの適正露光度を判定しより精度の
高いICパターンを得る方法が望まれていた。
(3)
4)発明の目的
本発明は、現像レジストノくターンの露光適正度を簡便
かつ瞬時に判定しプロセスの効率化を高めうる半導体装
置の製造方法を提供することをその目的とする0 5)発明の構成 かかる目的達成のため、本発明は少なくとも3個のパタ
ーンから構成される下記の寸法チェック用パターンを有
するマスクを使用してレジストに対し露光を行ない、露
光後レジストを現像し寸法チェック用レジストパターン
を得、このレジストパターンを顕微鏡を用いて観察し露
光の適正度を判断する工程を有することを特徴とするも
のであり、前記寸法チェック用パターンは(1)マスク
の一側からマスクの他1QIIl:、向って延びる第一
ノ(ターン、(2)該マスクの前記−側から前記他側1
:回って第一パターンと平行に延びる第二パターン、お
よび(3)該マスクの前記他側から前記第一ノ(ターン
と第二パターンとの間の間隙内に向って前記第一)くタ
ーン及び第二パターンと平行C:延びる第三ノくターン
(4) とからなり、前記第一パターンの先端辺部が第二パター
ンの先端辺部よシも一定距離αだけマスクの前記他側に
近接した位置C二あり、前記第三パタク、プロセスで予
め決められている値である)の位置だけマスクの一側に
あることを特徴とする0すなわち、本発明はホトマスク
の製品となるべき領域外の個所、例えばホトマスクの片
隅に前述の3個のパターンから構成される寸法チェック
パターンを形成し、このパターンを利用し露光秒数によ
ってレジスト線幅が許容範囲内に入−でいるか否かをチ
ェックせんとするものである。つまり、本発明は露光の
進行に従って得られるレジストノくターンはエツジ全体
を残しレジスト側に縮少する方向に進むのであるが、上
記寸法チェックパターンを利用したレジストパターンに
おけるピッチαが一足であることを利用したものである
。
かつ瞬時に判定しプロセスの効率化を高めうる半導体装
置の製造方法を提供することをその目的とする0 5)発明の構成 かかる目的達成のため、本発明は少なくとも3個のパタ
ーンから構成される下記の寸法チェック用パターンを有
するマスクを使用してレジストに対し露光を行ない、露
光後レジストを現像し寸法チェック用レジストパターン
を得、このレジストパターンを顕微鏡を用いて観察し露
光の適正度を判断する工程を有することを特徴とするも
のであり、前記寸法チェック用パターンは(1)マスク
の一側からマスクの他1QIIl:、向って延びる第一
ノ(ターン、(2)該マスクの前記−側から前記他側1
:回って第一パターンと平行に延びる第二パターン、お
よび(3)該マスクの前記他側から前記第一ノ(ターン
と第二パターンとの間の間隙内に向って前記第一)くタ
ーン及び第二パターンと平行C:延びる第三ノくターン
(4) とからなり、前記第一パターンの先端辺部が第二パター
ンの先端辺部よシも一定距離αだけマスクの前記他側に
近接した位置C二あり、前記第三パタク、プロセスで予
め決められている値である)の位置だけマスクの一側に
あることを特徴とする0すなわち、本発明はホトマスク
の製品となるべき領域外の個所、例えばホトマスクの片
隅に前述の3個のパターンから構成される寸法チェック
パターンを形成し、このパターンを利用し露光秒数によ
ってレジスト線幅が許容範囲内に入−でいるか否かをチ
ェックせんとするものである。つまり、本発明は露光の
進行に従って得られるレジストノくターンはエツジ全体
を残しレジスト側に縮少する方向に進むのであるが、上
記寸法チェックパターンを利用したレジストパターンに
おけるピッチαが一足であることを利用したものである
。
以下、本発明の一実施例を図面に基づいて説明する〇
6)発明の実施例
ホトマスク1の必要パター7領域外、例えばホトマスク
の片隅に矩形の第一パターン2%矩形の第二パターン3
、お工び矩形の第三パターン4から構成される寸法制御
チェックパターンc以下、チェックパターンという)A
t−形成する。このチェックパターンAは、例えば電子
ビーム描画性1:エジレチクル作製時において同時に作
成することができる0 寸法チェックパターンを構成する第一パターン2と第二
パターン3は双方ともマスクの一側からマスクの他側に
向って平行a;延びており、該第−パターン2の先端辺
部2a扛第二パターン3の先端辺部3aよりも一定距離
αだけマスクの他側に近接して位置している0この一定
距離αの上限値はIC設計上必然的に定められる値であ
り、その下限値は顕微鏡によV第一パターン2の先端辺
部2aと第二パターン3の先端辺部3aの差が可視でき
る値である。従って、仁の上限値と下限値C二間にある
範囲が許容範囲となる。上記一定距離α、換言すれは許
容範囲αは露光時間に依存せず一定である。
の片隅に矩形の第一パターン2%矩形の第二パターン3
、お工び矩形の第三パターン4から構成される寸法制御
チェックパターンc以下、チェックパターンという)A
t−形成する。このチェックパターンAは、例えば電子
ビーム描画性1:エジレチクル作製時において同時に作
成することができる0 寸法チェックパターンを構成する第一パターン2と第二
パターン3は双方ともマスクの一側からマスクの他側に
向って平行a;延びており、該第−パターン2の先端辺
部2a扛第二パターン3の先端辺部3aよりも一定距離
αだけマスクの他側に近接して位置している0この一定
距離αの上限値はIC設計上必然的に定められる値であ
り、その下限値は顕微鏡によV第一パターン2の先端辺
部2aと第二パターン3の先端辺部3aの差が可視でき
る値である。従って、仁の上限値と下限値C二間にある
範囲が許容範囲となる。上記一定距離α、換言すれは許
容範囲αは露光時間に依存せず一定である。
第一パターン2と第二パターン3との間には、マスクの
前記他側から一方側に第一パターン及び第二パターンと
平行に(又は#1ぼ平行にト延びる第三パターン4が更
に前記マスクAに設けられてα いる。更に第三パターン4の先端辺部4aは−+2βC
βは露光シフトである)の位置だけマスクの一四にある
。
前記他側から一方側に第一パターン及び第二パターンと
平行に(又は#1ぼ平行にト延びる第三パターン4が更
に前記マスクAに設けられてα いる。更に第三パターン4の先端辺部4aは−+2βC
βは露光シフトである)の位置だけマスクの一四にある
。
このような位置関係を有するマスクA(又はレチクル)
を用いてホトレジストに対し露光時間を3通り変化させ
紫外線露光を行い、次いで現像を行い現像レジストパタ
ーン(第3〜5図)を得る0すなわち、第一パターン2
に対応して第一レシストパターン5.5’、5”、第二
パターン3に対応して第ニレジストパターン6.6’、
6”、およヒ第三パターンに対応して第三レジストパタ
ーン7゜7′17” を得る。
を用いてホトレジストに対し露光時間を3通り変化させ
紫外線露光を行い、次いで現像を行い現像レジストパタ
ーン(第3〜5図)を得る0すなわち、第一パターン2
に対応して第一レシストパターン5.5’、5”、第二
パターン3に対応して第ニレジストパターン6.6’、
6”、およヒ第三パターンに対応して第三レジストパタ
ーン7゜7′17” を得る。
今、露光時間が適正露光時間りりも短かい場合、すなわ
ち露光不足である場合第三レジスタパター(7) ン7の先端辺部7aは許容範囲αから外れ第ニレジスト
パターン6側に位置するC第3図)。これはg光時間が
短かく得られるレジストパターン5゜6.7の縮少値が
予じめ定められた縮少値β工9も少さいことに起因する
。
ち露光不足である場合第三レジスタパター(7) ン7の先端辺部7aは許容範囲αから外れ第ニレジスト
パターン6側に位置するC第3図)。これはg光時間が
短かく得られるレジストパターン5゜6.7の縮少値が
予じめ定められた縮少値β工9も少さいことに起因する
。
露光時間が適正な結党時間内にある場合、第三レジスト
パターン7′の先端辺部7’aは許容範囲α内に存在す
る。つまり必要な露光シフトが許容範囲内I:入ってい
ることを示している。
パターン7′の先端辺部7’aは許容範囲α内に存在す
る。つまり必要な露光シフトが許容範囲内I:入ってい
ることを示している。
露光時間が適正露光時間エフも過剰である場合、第三レ
ジストパターン7”の先端辺部7“aは許容範囲α外に
あり第一レジストパターン5” お工び第ニレジストパ
ターン6″ エフ隔った位置にある07)発明の効果 本発明は以上の説明から明らかなようにマスク内に少な
くとも三個のパターンからなる寸法チェック用パターン
を形成し、該マスクを用いて露光・現像を行なうように
構成しkものであるから、顕微鏡観察だけで必要な露光
シフトが入−ているかどうか、つ′1り露光時間が適正
であったか否かを(8) 瞬時に判断し得る効果を奏する。従−て、ICプロセス
において全体の作業時間の短縮化・能率化を図ることが
可能となる。
ジストパターン7”の先端辺部7“aは許容範囲α外に
あり第一レジストパターン5” お工び第ニレジストパ
ターン6″ エフ隔った位置にある07)発明の効果 本発明は以上の説明から明らかなようにマスク内に少な
くとも三個のパターンからなる寸法チェック用パターン
を形成し、該マスクを用いて露光・現像を行なうように
構成しkものであるから、顕微鏡観察だけで必要な露光
シフトが入−ているかどうか、つ′1り露光時間が適正
であったか否かを(8) 瞬時に判断し得る効果を奏する。従−て、ICプロセス
において全体の作業時間の短縮化・能率化を図ることが
可能となる。
第1図は本発明の一実施例を示す平面図、第2図は第1
図の部分拡大図、 第3図は露光不足の場合のレジストパターンを示す平面
図。 第4図は適正露光の場合のレジストパターンを示す平面
図、および 第5図は露光過剰の場合のレジストパターンを示す平面
図である。 1・・・・・・マスク、2,3.4・・・・・・パター
ン。 A・・・・・・寸法チェック用パターン。
図の部分拡大図、 第3図は露光不足の場合のレジストパターンを示す平面
図。 第4図は適正露光の場合のレジストパターンを示す平面
図、および 第5図は露光過剰の場合のレジストパターンを示す平面
図である。 1・・・・・・マスク、2,3.4・・・・・・パター
ン。 A・・・・・・寸法チェック用パターン。
Claims (1)
- 【特許請求の範囲】 1、少なくとも次の三個のパターン: (1)マスクの一側からマスクの他@l二向って延びる
第一パターン、(2)該マスクの前記−関から前記他側
に向って第一パターンと平行I:延びる第二パターン、
および(3) #マスクの前記他側から前記第一パター
ンと第二パターンとの間の間隙内に向って前記第一パタ
ーン及び第二パターンと平行に延びる第三パターンとか
らなり、前記第一パターンの先端辺部が第二パターンの
先端辺部よりも一定距離αだけマスクの前記他側に近接
した位置にあは露光シフトである)の位置だけマスクの
一側書−ある。 からなる、寸法チェック用パターンを有するマスクを使
用してレジストに対し露光を行ない、露光後レジストを
現像し寸法チェック用レジストパターンを得、このレジ
ストパターンを顕微鏡により観察し露光の適正度を判断
する工程を有することを特徴とする、半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180465A JPS6074525A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58180465A JPS6074525A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6074525A true JPS6074525A (ja) | 1985-04-26 |
JPS6350852B2 JPS6350852B2 (ja) | 1988-10-12 |
Family
ID=16083693
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58180465A Granted JPS6074525A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6074525A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60145637A (ja) * | 1984-01-09 | 1985-08-01 | Mitsubishi Electric Corp | 半導体装置のパタ−ン寸法測定方法 |
JPS63281439A (ja) * | 1987-05-13 | 1988-11-17 | Fujitsu Ltd | 焼き付けずれチェック方法 |
JPH08162513A (ja) * | 1991-11-08 | 1996-06-21 | Nec Corp | 素子寸法チェックパターン |
US6892375B2 (en) * | 1999-07-30 | 2005-05-10 | Fujitsu Limited | Data processing method and apparatus, reticle mask, exposing method and apparatus, and recording medium |
JP2006154265A (ja) * | 2004-11-29 | 2006-06-15 | Fujitsu Ltd | レチクル及び半導体装置の製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5427708A (en) * | 1977-08-03 | 1979-03-02 | Pioneer Electronic Corp | Signal compander |
-
1983
- 1983-09-30 JP JP58180465A patent/JPS6074525A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5427708A (en) * | 1977-08-03 | 1979-03-02 | Pioneer Electronic Corp | Signal compander |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60145637A (ja) * | 1984-01-09 | 1985-08-01 | Mitsubishi Electric Corp | 半導体装置のパタ−ン寸法測定方法 |
JPS63281439A (ja) * | 1987-05-13 | 1988-11-17 | Fujitsu Ltd | 焼き付けずれチェック方法 |
JPH08162513A (ja) * | 1991-11-08 | 1996-06-21 | Nec Corp | 素子寸法チェックパターン |
US6892375B2 (en) * | 1999-07-30 | 2005-05-10 | Fujitsu Limited | Data processing method and apparatus, reticle mask, exposing method and apparatus, and recording medium |
JP2006154265A (ja) * | 2004-11-29 | 2006-06-15 | Fujitsu Ltd | レチクル及び半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS6350852B2 (ja) | 1988-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60127029T2 (de) | Ausrichtungsverfahren, Verfahren zur Inspektion von Überlagerungsfehlern und Photomaske | |
CN108333865A (zh) | 掩膜版图形的修正方法 | |
US6556277B2 (en) | Photolithographic apparatus | |
DE102006017938A1 (de) | Fokusüberwachungsverfahren, Photomaske und photolithographisches System | |
KR960014963B1 (ko) | 반도체 장치의 제조 방법 | |
DE102006018074A1 (de) | Photomaske | |
DE10225423A1 (de) | Fotomaske zur Fokusüberwachung, Verfahren zur Fokusüberwachung, Einheit zur Fokusüberwachung und Herstellungsverfahren für eine derartige Einheit | |
US10573531B2 (en) | Method of manufacturing semiconductor device | |
US7030506B2 (en) | Mask and method for using the mask in lithographic processing | |
DE10223761A1 (de) | Fotomaske zur Aberrationsmessung, Aberrationsmessverfahren, Einheit zur Aberrationsmessung und Herstellungsverfahren für die Einheit | |
JPS6074525A (ja) | 半導体装置の製造方法 | |
US4613230A (en) | Wafer exposure apparatus | |
US6245466B1 (en) | Mask pattern design method and a photomask | |
JP2970473B2 (ja) | アライメント方法およびアライメント誤差検査方法 | |
US20210208499A1 (en) | Mask and method for correcting mask patterns | |
US6413685B1 (en) | Method of reducing optical proximity effect | |
CN116931389B (zh) | 线宽测量方法 | |
KR960011264B1 (ko) | 반도체 소자의 접촉창 형태 확인 방법 | |
JP3961707B2 (ja) | 露光方法 | |
KR100545208B1 (ko) | 반도체 소자 제조장치 및 제조 방법 | |
US20040268272A1 (en) | Method and apparatus for manufacturing multiple circuit patterns using a multiple project mask | |
JPH0389347A (ja) | 投影露光装置用光学マスク | |
US6068955A (en) | Methods of inspecting for mask-defined, feature dimensional conformity between multiple masks | |
KR0146172B1 (ko) | 노광장치의 렌즈 비점수차 측정방법 | |
JP2001223155A (ja) | フォトリソグラフィ方法 |