JPS6074069A - Common memory access processing system - Google Patents
Common memory access processing systemInfo
- Publication number
- JPS6074069A JPS6074069A JP18223983A JP18223983A JPS6074069A JP S6074069 A JPS6074069 A JP S6074069A JP 18223983 A JP18223983 A JP 18223983A JP 18223983 A JP18223983 A JP 18223983A JP S6074069 A JPS6074069 A JP S6074069A
- Authority
- JP
- Japan
- Prior art keywords
- access
- central processing
- timer
- time
- common memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、共通メモリ・アクセス処理方式、特に例えば
交換機システムにおける中央処理装置が複数台夫々共通
メモリｌアクセスする如きデータ処理システムにおいて
、個々の中央処理装置にもうけらねている計時機能にお
いてメモリ・アクセスがタイム・オーバとなった際に、
いわゆるＣＣ系の障害とみなされて、すべての共通メそ
り・インタフェースがタイム・アウト・エラーとなる点
を改善し、アクセス競合回路にタイマをもうけ、タイム
拳オーバとなったアクセス要求のみを切離すようにした
メモリ・アクセス処理方式に関するものである。Detailed Description of the Invention (5) Technical Field of the Invention The present invention relates to a common memory access processing system, particularly in a data processing system in which a plurality of central processing units in a switching system each access a common memory. When a memory access times out in the timekeeping function of the central processing unit,
This is considered to be a so-called CC system failure, and all common memory interfaces cause a time-out error. This is improved, and a timer is installed in the access contention circuit, and only the access request that exceeds the time limit is isolated. The present invention relates to a memory access processing method.
（Ｂ） 技術の背景と問題点
従来から、交換機システムなどにお（・て、複θ台の中
央処理装置が共通メモリをアクセスすることが行なわれ
ている。一般にこの種のアクセスに当っては、各中央処
理装置は、アクセス要求が発せられた後に計時を行ない
非所望なタイム・オーバを検出するようにされる。しか
し、共通メモリを共通にアクセスするシステムにおいて
上記中央処理装置における計時機能にタイム・オーバが
生じると、従来から、他の中央処理装置に対するインタ
フェースを含めて、いわばすべての共通メモリ・インタ
フェースをタイム−アウト・エラーとしており、システ
ム全体の障害となる。(B) Technical Background and Problems Traditionally, multiple θ central processing units have accessed a common memory in switching systems, etc. In general, this kind of access , each central processing unit measures time after an access request is issued to detect an undesired time over.However, in a system in which a common memory is commonly accessed, the timekeeping function of the central processing unit is Conventionally, when a time-out occurs, all common memory interfaces, including interfaces to other central processing units, are treated as a time-out error, causing a failure of the entire system.
（ｑ 発明の目的と構成
本発明は上記の点を改善することを目的としており、メ
モリ・アクセス競合回路にタイマをもうけて、当該タイ
マによるタイム・オーバ発生時に当該時点にアクセス可
となっている中央処理装置からのアクセス要求を切離し
てやるようなシステムを提供することを目的としている
。そしてそのため、本発明の共通メモリーアクセス処理
方式は、メモリに対するアクセス要求な発すると共に当
該アクセス要求に対応する計時を行なう機能をもつ板数
の中央処理装ばを七ｔ「えると共に、当該複数の各中央
処理装置によって共通にアクセスさねろ共通メモリ、お
よび該共通メモリに対する上記各中央処理装置からのア
クセス要求に対して競合処理を行なう競合回路を有する
データ処理システムにおいて、上記競合回路がアクセス
可信号を発した状態で計時が行なわねるタイマをそなえ
ると共に、上記アクセス可信号が発せられた中央処理装
置に対して上記タイマからのタイム・オーバ信号を通知
する通知手段夕そなえ、上記アクセス可信号を発せられ
だアクセス要求が非所望にタイム・オーバとなった際に
当該アクセ、Ｘ、要求ケ切離すようにしたことを特徴と
している。以下図面を参照しつつ説明する。(q Purpose and Structure of the Invention The purpose of the present invention is to improve the above-mentioned points. A timer is provided in the memory access contention circuit, and when a time-out occurs due to the timer, access is possible at that point in time. It is an object of the present invention to provide a system that separates access requests from a central processing unit.For this purpose, the common memory access processing method of the present invention not only issues memory access requests but also performs timekeeping in response to the access requests. In addition to providing seven central processing units with the function of performing the following functions, a common memory that is commonly accessed by each of the plurality of central processing units, and a request for access from each of the central processing units to the common memory are provided. In a data processing system having a contention circuit that performs contention processing against a central processing unit, the contention circuit is provided with a timer that does not measure time when the contention circuit issues an access enable signal, and the data processing system is provided with a timer that does not measure time when the contention circuit issues an access enable signal. A notification means for notifying a time over signal from the timer is provided, and when the access request that issued the access permission signal undesirably times out, the access, X, and request are disconnected. It is characterized by: This will be explained below with reference to the drawings.
ｐ）発明の実施例
図は本発明の一実施例構成を示す。図中の符号１−０．
１−１． １−２． １−３は夫々中央処理装置、２
は共通メモリ、３−０． ３−１． ３−２゜３−３は
夫々アクセス要求フリッグー７０ツブであってアクセス
要求が発せられたことを保持しているもの、４はアクセ
ス要求競合回路、５しま起動信号発信部、６はアドレス
およびＷ／Ｒ信号発信部、７は本発ＢＪＩにおいてもう
けられたタイマ、８−０．８−１． ８−２． ８−３
は夫々起動信号用アンド回路、９−０． ９−１． ９
−２． ９−３は夫々アドレスおよびＷ／Ｒ信号用アン
ド回路、１０−０． １０．−１． １０−２． １０
−３は夫々フリップＱフロップ・リセット用アンド回路
、１１４’！タイマ起動発信部を表わしても・ろ。p) Embodiment of the invention The figure shows the configuration of an embodiment of the invention. Code 1-0 in the figure.
1-1. 1-2. 1-3 are the central processing unit, 2
is common memory, 3-0. 3-1. 3-2゜3-3 is an access request frig 70 tabs that retains that an access request has been issued, 4 is an access request competition circuit, 5 is a striped start signal generator, 6 is an address and W /R signal transmitter, 7 is a timer created in the BJI, 8-0.8-1. 8-2. 8-3
are AND circuits for starting signals, 9-0. 9-1. 9
-2. 9-3 are address and W/R signal AND circuits, 10-0. 10. -1. 10-2. 10
-3 is an AND circuit for flip Q-flop reset, 114'! It also represents the timer start transmitter.
缶中央処理装置１− ｉが夫々アクセス要求を発てると
、該当−１−るフリップ・フロップ３− ｉがセットさ
れる。競合回路４は、当該アクセス要求に対応して競合
処理７行なう。即ち、アクセス要求がただ１個のみであ
った場合には当該アクセス要求に対応してアクセス可信
号１発し、また複数のアクセス要求が同時期に存在して
し・ｈ ｔ−ｚ単一のアクセス要求のみに対してアクセ
ス可信号７発する。When each can central processing unit 1-i issues an access request, the corresponding flip-flop 3-i is set. The competition circuit 4 performs competition processing 7 in response to the access request. That is, if there is only one access request, one access permission signal is issued in response to that access request, and if multiple access requests exist at the same time, h t-z single access. 7 access permission signals are issued only in response to requests.
これによってタイマ７は計時動作を開始ｊる。As a result, the timer 7 starts its time counting operation.
今仮に、中央処理装置１−０かアクセス要求をｆｉ＋
”７１トップ＄フロップ３−０がセットされているとす
る。そして、この状態で競合回路４１１、他のアクセス
要求をしりぞけて、中央処理装置１−〇からのアクセス
要求に対してアクセス可信号欠灸したとする。この場合
、タイマ７町起動されるが、同時にアンド回路８−０と
９−０と力５オンされ、共通メモ１７２に対して、起動
信号が発（ｉされると共にアドレスおよびＷ／Ｒ信号７
５ヌ発イ言される。こｉＫよって共通メモリ２に対する
アクセスが芙行さねろが、何んらかの原因ｆよってタイ
マ７がタイム−オーバとなると、タイム・オーツ（信号
が論理「１」とされ、アンド回路１０−０のみ力玉オン
される。即ちフリップ・フロップ３−０７５Ｓリセツト
され、中央処理装置１−０が発したアクセス要求は切離
なされる。更に言えしま、中央処理装置１−０が接続さ
れているメモリ争インタフェースからのメモリ・アクセ
スを停止させ、中央処理装置１−ＯＫは無応答とし、か
つ共通メモリ・インタフェース部の状態情報レジスタ（
図示せず）にはタイム−アウト・エラーを表示せしめろ
。Now, hypothetically, central processing unit 1-0 sends an access request to fi+
``71 top dollar flop 3-0 is set. In this state, the contention circuit 411 rejects other access requests and issues an access enable signal missing in response to the access request from the central processing unit 1-0. Assume that moxibustion is performed.In this case, timer 7 is started, but at the same time, AND circuits 8-0 and 9-0 are turned on, and an activation signal is issued to common memo 172. W/R signal 7
5 people say something. Therefore, the access to the common memory 2 is not repeated, but if the timer 7 times out due to some reason f, the timer 7 times out (the signal becomes logic "1", and the AND circuit 10-0 In other words, the flip-flop 3-075S is reset, and the access request issued by the central processing unit 1-0 is disconnected.Moreover, the memory to which the central processing unit 1-0 is connected is The memory access from the conflicting interface is stopped, the central processing unit 1-OK becomes unresponsive, and the status information register (
(not shown) should display a time-out error.
このようＫｊろことによって、中央処理装置１−〇から
のアクセス要求のみが切離され、他の中央処理装置例え
ば１−２からのアクセス要求は実行可能となる。勿論、
上記タイム・オーバが生じていた時点で、例えば中央処
理装置１−２がアクセス俊求な発していてフリップ・フ
ロップ３−２がセント状態にあったとしても、当該タイ
ム・オーバによってオンされるのはアンド回路１０−０
のみであってアンド回路１０−２はオンされることがな
い。このために、フリップ・フロップ３−２が非所望に
リセットされることがない。With this Kj filter, only the access request from central processing unit 1-0 is separated, and access requests from other central processing units, for example, 1-2, can be executed. Of course,
Even if, for example, the central processing unit 1-2 is issuing an access request and the flip-flop 3-2 is in the cent state at the time the above-mentioned time-over occurs, the flip-flop 3-2 will not be turned on due to the time-over. is AND circuit 10-0
The AND circuit 10-2 is never turned on. This prevents flip-flop 3-2 from being reset undesirably.
（Ｅ） 発明の詳細
な説明した如く、本発明によれば、従来の場合のようＫ
ｊぺての共通メモリ・インタフェースがタイム・アウト
・エラーとなることがなく、何んらかの原因でタイム・
オーバとなったインタフェースのみを障害として、他中
央処理装置からのアクセスな可能に残すことが可能とな
る。(E) As described in detail, according to the present invention, K
The common memory interface of the J-Petite never causes a time-out error, and for some reason the time-out error occurs.
It becomes possible to leave only the overloaded interface as a failure and to allow access from other central processing units.
図は本発明の一実施例構成ン示す。
図中、１は中央処理装置、２は共通メモリ、３はフリッ
プ・フロップ、４は競合回路、７はタイマケ茨わす。
特許出願人 富士通株式会社
代坤人弁理士 麻 １） 寛
（外１名）The figure shows one embodiment of the invention. In the figure, 1 is a central processing unit, 2 is a common memory, 3 is a flip-flop, 4 is a competition circuit, and 7 is a timer. Patent applicant Hiroshi Asa (1 other person), Patent attorney representing Fujitsu Limited
Claims (1)
ス要求に対応する計時を行なう機能をもつ複炒の中央処
理装置をそなえると共に、当該複数の各中央処理装置に
よって共通にアクセスされる共通メモリ、および該共通
メモリに対する上記各中央処理装置からのアクセス要求
に対して競合処理を行な５Ｍ合回路を有するデータ処理
システムにおいて、上記競合回路がアクセス可信号を発
した状態で計時が行なわれるタイマをそなえると共に、
上記アクセス可信号が発せられた中央処理装置に対して
上記タイマからのタイム・オーバ信号を通知する通知手
段ケそなえ、上記アクセス可信号を発せられたアクセス
要求が非所望にタイム・オーバとなった際に当該アクセ
ス要求な切離すようにしたことを％徴とする共通メモリ
・アクセス処理方式。It is equipped with a dual-function central processing unit that has the function of issuing access requests to memory and timing corresponding to the access requests, and a common memory that is accessed in common by each of the plurality of central processing units, and a common memory that is accessed in common by each of the plurality of central processing units. A data processing system that performs competition processing on access requests from each of the central processing units and has a 5M combined circuit, further comprising a timer that measures time when the competition circuit issues an access enable signal.
A notification means is provided for notifying the time-over signal from the timer to the central processing unit to which the access-allowed signal was issued, and the access request for which the access-allowed signal was issued undesirably timed out. A common memory access processing method that is characterized by the fact that the access request is separated when the access request is made.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18223983A JPS6074069A (en) | 1983-09-30 | 1983-09-30 | Common memory access processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18223983A JPS6074069A (en) | 1983-09-30 | 1983-09-30 | Common memory access processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074069A true JPS6074069A (en) | 1985-04-26 |
Family
ID=16114773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18223983A Pending JPS6074069A (en) | 1983-09-30 | 1983-09-30 | Common memory access processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074069A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136261A (en) * | 1987-11-24 | 1989-05-29 | Yokogawa Electric Corp | Bus controller |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264839A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Memory unit |
-
1983
- 1983-09-30 JP JP18223983A patent/JPS6074069A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5264839A (en) * | 1975-11-25 | 1977-05-28 | Hitachi Ltd | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136261A (en) * | 1987-11-24 | 1989-05-29 | Yokogawa Electric Corp | Bus controller |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4591977A (en) | Plurality of processors where access to the common memory requires only a single clock interval | |
| US4785394A (en) | Fair arbitration technique for a split transaction bus in a multiprocessor computer system | |
| US7512723B2 (en) | Queued interface devices, multi-core peripheral systems, and methods for sharing a peripheral in a multi-core system | |
| JPS5837585B2 (en) | Keisan Kisouchi | |
| JPH0690699B2 (en) | Interrupt interface circuit | |
| CN1864140B (en) | Memory interface for systems with multiple processors and one memory system | |
| US5542110A (en) | DMA controller which releases buses to external devices without relinquishing the bus utility right | |
| JPS6074069A (en) | Common memory access processing system | |
| EP0226053A1 (en) | Bus arbitration controller | |
| AU595074B2 (en) | Bus priority assignment control with a lockout circuit | |
| JPS6019819B2 (en) | Bus right control method | |
| CA1119274A (en) | Communications processor | |
| JPH05307491A (en) | Method and device for switching multiplexing processor | |
| JPS61221849A (en) | Bus control system | |
| JPH0351017B2 (en) | ||
| JPS6126104B2 (en) | ||
| JPS6149712B2 (en) | ||
| SU1302287A1 (en) | Interface for linking microprocessor with bus | |
| JPS616753A (en) | Common memory device | |
| SU1208554A2 (en) | Variable priority device | |
| JPS58176762A (en) | Parallel processing system | |
| JPS61184645A (en) | Interruption control system | |
| JPH05143521A (en) | Information processing system and input/output instruction responsing system using the same | |
| JPS6134654A (en) | Bus master control device | |
| JPS6220042A (en) | Memory access port controller |