JPS6070764A - Manufacture of field-effect type transistor - Google Patents
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Classifications
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、非晶質半導体層中にソース領域及びドレイン
領域を形成するようにした電界効果型トランジスタの製
造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a field effect transistor in which a source region and a drain region are formed in an amorphous semiconductor layer.
背景技術とその問題点
非晶質シリコンを用いたＭＯ８型薄膜トランジスタ（以
下においてはＭＯＳ ＴＦＴと称する）は、例えば第１
Ａ図〜第１Ｃ図に示すような方法により製造されている
。即ち、第１Ａ図に示すように、石英基板（１）上にＤ
ＯＰＯ８膜（不純物がドープされた多結晶シリコン膜）
（２） （、ゲート電極〕をＣＶＤ法により被着形成
した後、このＤＯＰＵＳ膜（２）を熱酸化してＳ ｔ
０２膜（３）（ケート絶縁膜〕を形成する。次にＳｉＨ
４ガスを用いたプラズマＣＶＤ法によってＳｉＯ２膜（
３）の上に非晶質シリコン層（４）を被着形成し、さら
にこの非晶質シリコン層（４）の上にＳｉＯ２膜（５）
をＣＶＤ法により被着形成する。BACKGROUND TECHNOLOGY AND PROBLEMS MO8 type thin film transistors (hereinafter referred to as MOS TFTs) using amorphous silicon, for example,
It is manufactured by the method shown in Figures A to 1C. That is, as shown in FIG. 1A, D is placed on the quartz substrate (1).
OPO8 film (polycrystalline silicon film doped with impurities)
(2) After depositing (gate electrode) by CVD method, this DOPUS film (2) is thermally oxidized to form S t
02 film (3) (gate insulating film) is formed. Next, SiH
SiO2 film (
An amorphous silicon layer (4) is deposited on top of 3), and a SiO2 film (5) is further formed on this amorphous silicon layer (4).
is deposited and formed by CVD method.
次に第１Ｂ図に示すように、５ｉ０２膜（５）の所定部
分をエツチング除去して開口（５ａ）（５ｂ）を形成す
ると共に、非晶質シリコン層（４）の一部を露出させる
。Next, as shown in FIG. 1B, a predetermined portion of the 5i02 film (5) is removed by etching to form openings (5a) and (5b), and a portion of the amorphous silicon layer (4) is exposed.
この露出された部分の非晶質シリコン層（４ａ）（４ｂ
）がソース領域形成部及びドレイン領域形成部となる。This exposed portion of the amorphous silicon layer (4a) (4b
) becomes the source region forming part and the drain region forming part.
次にＳ １０２膜（５Ｃ）（５ｄバ５ｅ）をマスクとし
て、非晶質シリコン層（４ａバ４ｂ）にヒ素（Ａｓ）を
３ Ｑ ＫｅＶ、５×１０１５ｃｍ−２の条件でイオン
注入する。このようにイオン注入された非晶質シリコン
層（４ａ）（４ｂ）は、イオン注入されていない非晶質
シリコン層（４Ｃ）（４ｄ）（４ｅ）に比べて光吸収性
が太きい。次に例えばＹＡＧレーザによるパルス状のレ
ーザビーム（波長１．０６μｍ） （６）を、Ａｓがイ
オン注入された非晶質シリコン層（４ａバ４ｂ）に照射
する。このレーザビーム（６）の照射により、光吸収性
が大きい非晶質シリコン層（４ａ）（４ｂ）が選択的に
加熱きれる結果、非晶質シリコン！ （４ａＸ４ｂ）の
み微小な多結晶領域となり、非晶質シリコン層（４Ｃ）
（Δｄ）（４ｅ）は非晶質のまま残る。このようにして
、Ａｓを含有する微小な多結晶から成るソース領域（７
）及びドレイン領域（８）が形成される。Next, using the S102 film (5C) (5d bar 5e) as a mask, arsenic (As) is ion-implanted into the amorphous silicon layer (4a bar 4b) under the conditions of 3 Q KeV and 5 x 1015 cm-2. The amorphous silicon layers (4a) (4b) into which ions have been implanted in this way have greater light absorption than the amorphous silicon layers (4C) (4d) (4e) into which ions have not been implanted. Next, a pulsed laser beam (wavelength: 1.06 μm) (6) from, for example, a YAG laser is irradiated onto the amorphous silicon layer (4a and 4b) into which As ions have been implanted. By irradiating this laser beam (6), the amorphous silicon layers (4a) and (4b), which have high light absorption properties, can be selectively heated, resulting in amorphous silicon! Only (4aX4b) becomes a minute polycrystalline region, and the amorphous silicon layer (4C)
(Δd)(4e) remains amorphous. In this way, the source region (7
) and a drain region (8) are formed.
この後、非晶質シリコン層（４ａ〕（４ｂ）上にＡＡか
ら成る電極（９）（１０）を被着形成し、て、第１Ｃ図
に示すようにＭＯＳ ＴＦＴを完成させる。なお第１Ｃ
図に示すＭＯＳ ＴＦＴは、ゲートへ電極曵としてのＤ
ＯＰＯ８膜（２）がソース領域（力及びドレイン領域（
８）に対して下側（石英基板（１）の側）に設けられて
いるが、このようなＭＯＳ ＴＦＴは通常バックゲート
構造のＭＯＳ ＴＦＴと称されている。Thereafter, electrodes (9) and (10) made of AA are deposited on the amorphous silicon layers (4a) and (4b) to complete the MOS TFT as shown in FIG. 1C.
The MOS TFT shown in the figure has D as an electrode to the gate.
The OPO8 film (2) forms the source region (field) and drain region (
8), but such a MOS TFT is usually called a back-gate structure MOS TFT.
上述の製造方法には次のような欠点がある。即ち第一に
、レーザビーム（６）の照射により非晶質シリコン層（
４ａ）（４ｂ）を加熱してアニールする際、被着形成さ
れた非晶質シリコン層（４ンの膜厚ｔとよっては非晶質
シリコン層（４ａバ４ｂ）内でレーザビーム（６）の干
渉が生じてしまうので、アニールに用いられる実効的な
エネルギーが膜厚によって変化し、従ってソース領域（
７）及びドレイン領域（８）の抵抗も膜厚によって変化
してしまう。このため、非晶質シリコン層（４）を被着
形成する際には、レーザビーム（６）の干渉が生じない
ように膜厚を精密に制御しなければならず、簡便でない
。第二に、イオン注入の条件及びレーザビーム（６）の
パワーをどのように選択しても、ソース領域（力及びド
レイン領域（８）のシート抵抗を２００Ω／口以下に下
げることは難しい。The above manufacturing method has the following drawbacks. That is, first, the amorphous silicon layer (
When heating and annealing 4a) (4b), a laser beam (6) is applied within the amorphous silicon layer (4a and 4b) depending on the film thickness t of the deposited amorphous silicon layer (4a). interference occurs, so the effective energy used for annealing changes with film thickness, and therefore the source region (
7) and the resistance of the drain region (8) also change depending on the film thickness. Therefore, when depositing and forming the amorphous silicon layer (4), the film thickness must be precisely controlled so as not to cause interference with the laser beam (6), which is not easy. Second, no matter how the ion implantation conditions and the power of the laser beam (6) are selected, it is difficult to reduce the sheet resistance of the source and drain regions (8) to below 200 Ω/hole.
発明の目的
本発明は、上述の問題にかんがみ、ソース領域及びドレ
イン領域の抵抗が低くかつソース領域とドレイン領域と
の間のリーク電流が少ないＭＯ８ＴＦＴ等の電界効果型
トランジスタを容易にしかも再現性良く製造することが
できる電界効果型トランジスタの製造方法を提供するこ
とを目的とする。Purpose of the Invention In view of the above-mentioned problems, the present invention facilitates the production of field-effect transistors such as MO8TFTs with low resistance in the source and drain regions and low leakage current between the source and drain regions, and with good reproducibility. An object of the present invention is to provide a method for manufacturing a field effect transistor.
発明の概要
本発明に係る電界効果型トランジスタの製造方法は、非
晶質半導体層（例えば非晶質シリコン層）中にソース領
域及びドレイン領域を形成するようにした電界効果型ト
ランジスタ（例えばバンクゲート構造のＭＯＳ ＴＦＴ
）の製造方法において、少なくとも上記非晶質半導体層
の上記ソース領域形成部及び上記ドレイン領域形成部の
上に金属性薄膜（例えばＭＯ薄膜〕を形成し、しかる後
、上記金属性薄膜、上記ソース領域形成部及び上記ドレ
イン領域形成部を加熱して（例えばレーザビーム照射に
より〕上記非晶質半導体層と上記金属性薄膜とを合金化
させ、これによって上記ソース領域及び上記ドレイン領
域を形成するようにしていムこのようにすることによっ
て、ソース領域及びドレイン領域の抵抗が極めて低くか
つソース領域吉ドレイン領域との間のリーク電流が極め
て少ない特性が良好な電界効果型トランジスタを容易ｌ
こしかも再現性良く製造することができる。Summary of the Invention A method for manufacturing a field effect transistor according to the present invention provides a method for manufacturing a field effect transistor (for example, a bank gate) in which a source region and a drain region are formed in an amorphous semiconductor layer (for example, an amorphous silicon layer). Structure of MOS TFT
), a metallic thin film (for example, an MO thin film) is formed at least on the source region forming portion and the drain region forming portion of the amorphous semiconductor layer, and then the metallic thin film and the source The region forming portion and the drain region forming portion are heated (for example, by laser beam irradiation) to alloy the amorphous semiconductor layer and the metallic thin film, thereby forming the source region and the drain region. By doing so, it is possible to easily produce a field effect transistor with excellent characteristics, in which the resistance of the source region and the drain region is extremely low, and the leakage current between the source region and the drain region is extremely low.
Moreover, it can be manufactured with good reproducibility.
実施例
以下本発明に係る電界効果型トランジスタの製造方法を
バックゲート構造のＭＯＳ ＴＦＴの製造に適用した一
実施例につき図面を参照しながら説明する。EXAMPLE Hereinafter, an example in which the method for manufacturing a field effect transistor according to the present invention is applied to manufacturing a MOS TFT with a back gate structure will be described with reference to the drawings.
まず第１Ａ図と同様に、石英基板（１）上に厚さ３００
ＤＡ（７）ＤＯＰＯ８膜（２）、厚ｇ１ｓｏｏＸの８１
０２ 膜（３）、Ｍｇ ３０００ Ｘノ非晶質シ’）
：Ｉ ン／１ｉ（Ｑ厚ざ５００．ＯＡのＳ ｒ ０２膜
（５）を順次形成する。First, as in Fig. 1A, a quartz substrate (1) with a thickness of 300 mm
DA (7) DOPO8 membrane (2), thickness g1sooX 81
02 Film (3), Mg 3000
S r 02 films (5) with a thickness of 500.OA are sequentially formed.
次に第２図に示すように、第１Ｂ図と同様にＳ ＋ ０
２膜（５）の所定部分をエツチング除去して開口（５ａ
Ｘ５ｂ）を形成すると共に、非晶質シリコン層（４）の
一部を露出させる。この露出された部分の非晶質シリコ
ン層（４ａ）（４りがソース領域形成部及びドレイン領
域形成部となることは既述の通りである。Next, as shown in FIG. 2, S + 0 as in FIG. 1B.
2 A predetermined portion of the film (5) is removed by etching to form an opening (5a).
X5b) is formed and a part of the amorphous silicon layer (4) is exposed. As described above, this exposed portion of the amorphous silicon layer (4a) becomes the source region forming portion and the drain region forming portion.
次に第１Ｂ図において説明したのと同様に、非晶質シリ
コン層（４ａ）（４ｂ）にＡｓを８ＱＫｅＶ、５Ｘ１０
ｃｍの条件でイオン注入する。このイオン注入により。Next, as explained in FIG. 1B, As was applied to the amorphous silicon layers (4a) and (4b) at 8QKeV and 5X10.
Ion implantation is performed under the condition of cm. Due to this ion implantation.
非晶質シリコンｉ （４ａ）（４ｂ）の光吸収性が大き
くなると共に、この非晶質シリコン層（４８Ｘ４ｂ）が
より完全な非晶質状態となるので、後述のｌＪｏ薄膜（
１１ａ）（Ｉｌｂ）と非晶質シリコン層（４ａ）（４ｂ
）との合金化の際に都合がよい。次に５ｉｏ２膜（５Ｃ
Ｘ５ｄＸ５ｅ）及び非晶質シリコン層（４ａ）（４ｂ）
の上に厚ざ１０００Ａの光吸収性が良好なＭｏ薄膜０υ
をスパッタ法により被着形成した後、非晶質シリコン層
（４ａ）（４ｂ）上のＭ。As the light absorption of amorphous silicon i (4a) (4b) increases, this amorphous silicon layer (48x4b) becomes more completely amorphous, so that the lJo thin film (described later)
11a) (Ilb) and amorphous silicon layer (4a) (4b)
) is convenient for alloying with Next, 5io2 film (5C
X5dX5e) and amorphous silicon layer (4a) (4b)
On top of the Mo thin film 0υ with a thickness of 1000A and good light absorption.
After depositing M on the amorphous silicon layers (4a) (4b) by sputtering.
薄膜（１１ａバ１１ｂ）に例えば既述のＹＡＧレーザに
よるパルス状のレーザビーム（６）を照射してＭｏ薄膜
（１１ａ）（１１ｂ）を加熱する。この際、レーザビー
ム（６）のパワーを適轟に選択すれば、例えばＭｏ薄膜
（１１ａ）（１１りのみを溶融させると共に、非晶質シ
リコンｉ （４ａバ４１〕）を１００００以上の高温に
加熱することができる。この結果、主にＭｏ薄膜（１１
ａ）（１１ｂ）を構成するＭＯ原子が非晶質シリコン層
（４ａ）（４ｂ）に拡散することにより非晶質シリコン
層（４ａ）（４ｂ）とＭ。The Mo thin films (11a and 11b) are heated by irradiating the thin films (11a and 11b) with a pulsed laser beam (6) from, for example, the YAG laser described above. At this time, if the power of the laser beam (6) is selected appropriately, for example, while melting only the Mo thin film (11a) (11), the amorphous silicon i (4a bar 41) can be heated to a high temperature of 10,000 or more. As a result, the Mo thin film (11
a) MO atoms constituting (11b) diffuse into the amorphous silicon layers (4a) (4b), thereby forming the amorphous silicon layers (4a) (4b) and M.
成される。このようにして、 ＭＯＳｉ２から成るソー
ス領域（７）及びドレイン領域（８）が形成される。will be accomplished. In this way, a source region (7) and a drain region (8) made of MOSi2 are formed.
この後、Ｍｏ薄膜０υをエツチング除去し、次に非晶質
シリコン層（４ａ）（４ｂ）上にＭから成る電極（９１
（１０）を被着形成して、第１Ｃ図と同様なＭＯ８’ｌ
”ＦＴを完成させる。After that, the Mo thin film 0υ is removed by etching, and then the electrodes (91) made of M are placed on the amorphous silicon layers (4a) (4b).
(10) is deposited and MO8'l is similar to that shown in Fig. 1C.
``Complete FT.
上述の実施例においては、第２図に示すように、非晶質
シリコン層（４ａ）（４ｂ）の上に被着形成きれたＭｏ
薄膜（１１ａバ１１ｂ）にレーザビ−ム（６）ヲＪ［ｔ
ｔルコとによりこのＭｏ薄膜（Ｉｌａ）（１１ｂ）及び
非晶質シリコン層（４ａ）（４ｂ）を選択的に加熱して
上記非晶質シリコン層（４ａ）（４ｂ）と上記Ｍｏ薄膜
（１１ａ）（１１ｂ）とを合金化させ、これによってＭ
ｏ８ｉ２から成るソース領域（７）及びドレイン領域（
８）を形成している。このため、ソース領域（７）及び
ドレイン領域（８）のシート抵抗を例えば２０〜６０Ω
／ロ程度に下げることができる。このシート抵抗値は、
既述の従来の製造方法により製造きれるＭＯＳ ＴＦＴ
におけるソース領域及びドレイン領域のシート抵抗の下
限値２００Ｂ’口に比べて極めて低い。In the above embodiment, as shown in FIG.
The laser beam (6) is applied to the thin film (11a and 11b).
The Mo thin film (Ila) (11b) and the amorphous silicon layers (4a) (4b) are selectively heated using ) (11b), thereby M
A source region (7) and a drain region (
8). For this reason, the sheet resistance of the source region (7) and drain region (8) is, for example, 20 to 60Ω.
/B can be lowered. This sheet resistance value is
MOS TFT that can be manufactured using the conventional manufacturing method described above
The sheet resistance of the source and drain regions is extremely low compared to the lower limit of 200B'.
ネルギーをＭｏ薄膜（１１８Ｘ１１ｂ）及び非晶質シリ
コン層（４ａ）（４ｂ）に集中きせることができる。こ
のため、例えば非晶質シリコン層（４ｄ）Ｇま殆ど加熱
されず、従って結晶化が進行しない。この結果、非晶質
シリコン層（４ｄ〕の抵抗は成長時と殆ど変わらず、絶
縁体に近い極めて高い抵抗を示す。従って、ソース領域
（７）とドレイン領域（８）との間のリーク電流を極め
て少なくすることができる。Energy can be concentrated in the Mo thin film (118×11b) and the amorphous silicon layers (4a) (4b). Therefore, for example, the amorphous silicon layer (4d) G is hardly heated, and therefore crystallization does not proceed. As a result, the resistance of the amorphous silicon layer (4d) is almost unchanged from that during growth, and exhibits an extremely high resistance close to that of an insulator.Therefore, leakage current between the source region (7) and drain region (8) can be extremely reduced.
ざらに、上述の実施例においては、既述のように、光吸
収性が良好なＭｏ薄膜（１１ａ）（１１ｂ）にレーザビ
ーム（６）を照射してＭｏ薄膜（１１ａ）（１１り及び
非晶質シリコン層（４ａ）（４ｂ）を加熱しているので
、レーザビーム（６）の干渉によりソース領域（７）及
びドレイン領域（８）の抵抗が非晶質シリコン層（４）
の膜厚によって変化してしまう既述の問題を解決するこ
とができる。このため、非晶質シリコン層（４）を被着
形成する際に膜厚を精密に制御する必要がないばかりで
なく、ソース領域（７）及びドレイン領域（８）の抵抗
値の再現性を向上させることができる。従って、Ｍ Ｏ
Ｓ Ｔ １” Ｔを容易にしかも再現性良く製造するこ
とができる。Briefly, in the above-mentioned embodiment, as described above, the Mo thin films (11a) (11b), which have good light absorption properties, are irradiated with a laser beam (6) to obtain Since the crystalline silicon layers (4a) and (4b) are heated, the resistance of the source region (7) and drain region (8) decreases due to the interference of the laser beam (6).
The above-mentioned problem that changes depending on the film thickness can be solved. Therefore, not only is it not necessary to precisely control the film thickness when depositing the amorphous silicon layer (4), but also the reproducibility of the resistance values of the source region (7) and drain region (8) is improved. can be improved. Therefore, M.O.
S T 1''T can be manufactured easily and with good reproducibility.
上述の実施例においては、レーザビーム（６）を用いて
Ｍｏ薄膜（１１ａ）１１１ｂ）及び非晶質シリコン層（
４ａ）（４ｂ〕を加熱したが、例えば電子ヒーム、イオ
ンビーム等の他の方法を用いて加熱してもよい。また上
述の実施例においては、金属性薄膜の拐料としてＭｏを
用いたが、例えばＷ、Ｐｔ％Ｔｉ 等の他の金属及びＮ
ｏ −８４、Ｐｔ −Ｓｉ 、 Ｗ −８ｉ 、 Ｔｉ
−Ｓｉ 。In the above embodiment, a laser beam (6) is used to deposit Mo thin films (11a, 111b) and an amorphous silicon layer (
4a) (4b) were heated, but they may be heated using other methods such as an electron beam or an ion beam.Moreover, in the above-mentioned examples, Mo was used as the thinning material for the metallic thin film. , other metals such as W, Pt%Ti and N
o-84, Pt-Si, W-8i, Ti
-Si.
Ｔｔ−Ｗ等の合金を用いてもよい。An alloy such as Tt-W may also be used.
なお上述の実施例においては、非晶質シリコン層（４ａ
バ４ｂ）にＡｓ をイオン注入したが、このイオン注入
は必ずしも必要ではなく、省略することも可能である。Note that in the above embodiment, the amorphous silicon layer (4a
Although As ions were ion-implanted into the bar 4b), this ion-implantation is not necessarily necessary and can be omitted.
応用例
上述の実施例においては、本発明に係る電界効果型トラ
ンジスタの製造方法をへツクケート構造のＭＯＳ ’ｌ
’ＦＴの製造に適用した場合につき祝明したが、これに
限定されるものではなく、ゲート電極がソース領域及び
ドレイン領域に対して上側に設けられている通常のゲー
ト構造のＭＯ８ＴＦＴの製造にも本発明に係る電界効果
型トランジスタの製造方法を適用することができる。APPLICATION EXAMPLE In the above embodiment, the method for manufacturing a field effect transistor according to the present invention is applied to a MOS transistor having a gate structure.
'Although we have congratulated the case where it is applied to the manufacture of FT, it is not limited to this, and it can also be applied to the manufacture of MO8TFT with a normal gate structure in which the gate electrode is provided above the source region and the drain region. The method for manufacturing a field effect transistor according to the present invention can be applied.
発明の効果
本発明に係る電界効果型トランジスタの製造方法によれ
ば、ソース領域及びドレイン領域の抵抗が極めて低くか
つソース領域とドレイン領域との間のリーク電流が極め
て少ない特性が良好な電界効果型トランジスタを容易に
しかも再現性良く製造することができる。Effects of the Invention According to the method for manufacturing a field-effect transistor according to the present invention, a field-effect transistor with excellent characteristics such as extremely low resistance in the source region and drain region and extremely low leakage current between the source region and the drain region can be obtained. Transistors can be manufactured easily and with good reproducibility.
第１Ａ図〜第１Ｃ図はバンクゲート構造のＭＯＳ ＴＦ
’Ｔの従来の製造方法を工程順に示す断面図、第２図は
本発明に係る電界効果型トランジスタの製造方法をバッ
クゲート構造のＭＯＳ ＴＦＴの製造に適用した実施例
の一部の工程を示す断面図である。
なお図面に用いた符号において、
（１）・・・・・・・・・・・・石英基板（２）・・・
・・・・・・・・・ＤＯＰＯ８膜（ゲート電極〕（３）
・・・・・・・・・・・・８ ｒ ０２膜（ゲート絶縁
膜）（４）・・・・・・・・・・・・非晶質シリコン層
（６）・・・・・・・・・・・・レーザビーム（７）・
・・・・・・・・・・・ソース領域（８）・・・・・・
・・・・・・ ドレイン領域（９）ｔｌＯ）・・・・・
・・・・電極０υ・・・・・・・・・・・・Ｍｏ薄膜（
金属性薄膜〕である。
代理人 土産 勝
〃 常包芳男
〃 杉浦俊貴
（自発）手続補正書
１．事件の表示
昭和５８年特許願第１７７６２７ 号０事件との関係
特許出願人
東京部品用区北品用６丁目７番３５号゛Ｃ２１８）ソニ
ー株式会社′
及び発明の詳細な説明の欄
８、補正の内容
（１）、明細書の特許請求の範囲を別紙の通り補正し′
ます。
（２）、明細書第１頁下から３行目、第５頁９行目、第
５頁１３行目、第５頁下か６３３行目それぞれの「非晶
質半導体層」を「半導体層」と補正します。
（３）、同第１０頁９行目の「実施例においては、」を
下記の通り補正します。
記
［実施例においては、半導体層の材料として非晶質シリ
コンを用いたが、多結晶シリコン等の多結晶牛導体を用
いてもよい。さらに、土述の実施例においては、」
（４）、同第１０頁１２行目の「用いてもよい。」を下
記の通り補正します。
記
「用いてもよい。例えばＷを用いる場合、例えば減圧Ｃ
ＶＤ法ｔこよって半導体層とＷＦ６等のフッ化物とを反
応させることにより、半導体層の露出部ＩこＷを析出゛
きせることができる。」−以上−
２、特許請求の範囲・
半導体層中にソース領域及びドレイン領域を形成するよ
うにした電界効果型トランジスタの製造方法ｌこおいて
、少なくとも上記半導体層・、の上記ソース領域形成部
及び上記ドレイン領域形成部の上に金属性薄膜を形成し
、し力）る後、上記金属性薄膜、上記ソース領域形成部
及び上記ドレイン領域形成部を加熱して上記半導体層と
上記金属性薄膜とを合金化させ、これによって上記ソー
ス領域及び上記ドレイン領域を形成するようにしたこと
を特徴とする電界効果型トランジスタの製造方法。Figures 1A to 1C are bank gate structure MOS TFs.
2 is a cross-sectional view showing the conventional manufacturing method of 'T in the order of steps. FIG. FIG. In addition, in the symbols used in the drawings, (1)......Quartz substrate (2)...
・・・・・・・・・DOPO8 film (gate electrode) (3)
・・・・・・・・・・・・8 r02 film (gate insulating film) (4)・・・・・・・・・Amorphous silicon layer (6)・・・・・・...Laser beam (7)
・・・・・・・・・・・・Source area (8)・・・・・・
... Drain region (9) tlO) ...
・・・・Electrode 0υ・・・・・・・・・Mo thin film (
metallic thin film]. Agent Masaru Souvenir〃 Yoshio Tsuneko〃 Toshiki Sugiura (Voluntary) Procedural Amendment 1. Display of case 1982 Patent Application No. 177627 Relationship with case 0
Patent applicant No. 6-7-35 Kitashina, Tokyo Parts Co., Ltd. (C218) Sony Corporation' Column 8 of the detailed description of the invention, contents of the amendment (1), and the scope of claims of the specification in the attached sheet. Corrected as expected
Masu. (2), "amorphous semiconductor layer" is defined as "semiconductor layer" in line 3 from the bottom of page 1, line 9 of page 5, line 13 of page 5, and line 633 from the bottom of page 5. ” and correct it. (3), "In the Examples" on page 10, line 9 of the same is amended as follows. In the embodiment, amorphous silicon was used as the material for the semiconductor layer, but a polycrystalline conductor such as polycrystalline silicon may also be used. Furthermore, in the Example of the Dojo, "(4),""May be used." on page 10, line 12 of the same is amended as follows. For example, when using W, for example, reduced pressure C
By reacting the semiconductor layer with a fluoride such as WF6 using the VD method, the exposed portion I of the semiconductor layer can be prevented from being precipitated. 2. Claims: A method for manufacturing a field effect transistor in which a source region and a drain region are formed in a semiconductor layer. and forming a metallic thin film on the drain region forming part, and then heating the metallic thin film, the source region forming part, and the drain region forming part to form the semiconductor layer and the metallic thin film. 1. A method for manufacturing a field effect transistor, characterized in that the source region and the drain region are formed by alloying the source region and the drain region.
Claims (1)
するようにした電界効果型トランジスタの製造方法にお
いて、少なくとも上記非晶質半導体層の上記ソース領域
形成部及び上記ドレイン領域形成部の上に金属性薄膜を
形成し、しかる後、上記金属性薄膜、上記ソース領域形
成部及び上記ドレイン領域形成部を加熱して上記非晶質
半導体層と上記金属性薄膜とを合金化させ、これによっ
て上記ソース領域及び上記ドレイン領域を形成するよう
にしたことを特徴とする電界効果型トランジスタの製造
方法。In a method for manufacturing a field effect transistor in which a source region and a drain region are formed in an amorphous semiconductor layer, a metal layer is formed on at least the source region forming portion and the drain region forming portion of the amorphous semiconductor layer. After that, the metallic thin film, the source region forming portion, and the drain region forming portion are heated to alloy the amorphous semiconductor layer and the metallic thin film, thereby forming the source region. 1. A method of manufacturing a field effect transistor, comprising: forming a region and the drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17762783A JPS6070764A (en) | 1983-09-26 | 1983-09-26 | Manufacture of field-effect type transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17762783A JPS6070764A (en) | 1983-09-26 | 1983-09-26 | Manufacture of field-effect type transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6070764A true JPS6070764A (en) | 1985-04-22 |
Family
ID=16034305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17762783A Pending JPS6070764A (en) | 1983-09-26 | 1983-09-26 | Manufacture of field-effect type transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070764A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168052A (en) * | 1986-12-29 | 1988-07-12 | Nec Corp | Thin film transistor and manufacture thereof |
-
1983
- 1983-09-26 JP JP17762783A patent/JPS6070764A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168052A (en) * | 1986-12-29 | 1988-07-12 | Nec Corp | Thin film transistor and manufacture thereof |
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