JPS6063660A - マルチプロセツサの同期方式 - Google Patents
マルチプロセツサの同期方式Info
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- JPS6063660A JPS6063660A JP59159220A JP15922084A JPS6063660A JP S6063660 A JPS6063660 A JP S6063660A JP 59159220 A JP59159220 A JP 59159220A JP 15922084 A JP15922084 A JP 15922084A JP S6063660 A JPS6063660 A JP S6063660A
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- Japan
- Prior art keywords
- time
- processing device
- rate
- clock
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマルチプロセッサ間の同期方式に関する。
第１図に従来方式によるマルチプロセッサシステムのＭ
ｊ’ｆｉ方式の一例を示す。この同期方式で１±、＃
１〜＃４の４個のフェイズロックオシレータ（以下ＰＬ
Ｏと称する）ｌａ〜Ｉ’ｄを有し、四重系クロック線２
のうち順次３木のクロック線に接続された＃１〜＃４の
クロックレシーバ（以下ＣＲと称する）３ａ〜３ｄから
の同期パルスとフェイズロックをとったクロックを発生
し、それぞれ対応するＰＬＯに加える。
ｊ’ｆｉ方式の一例を示す。この同期方式で１±、＃
１〜＃４の４個のフェイズロックオシレータ（以下ＰＬ
Ｏと称する）ｌａ〜Ｉ’ｄを有し、四重系クロック線２
のうち順次３木のクロック線に接続された＃１〜＃４の
クロックレシーバ（以下ＣＲと称する）３ａ〜３ｄから
の同期パルスとフェイズロックをとったクロックを発生
し、それぞれ対応するＰＬＯに加える。
一方、＃１ないし＃ｉのｉ個の処理装置モジュール４ａ
〜４１はそれぞれ対応した＃ｌないし＃ ｉ ｃ７）
ＣＲ５ａ −５ｉを持ち、このｃＲ５ａ〜５■は、クロ
ック線２より印加される４個のクロックのうちの３個を
選択して、その３個のクロックのうち、多数決で２エイ
ズロツクをとったクロツクを各処理装置モジュール４ａ
〜４１に加える。
〜４１はそれぞれ対応した＃ｌないし＃ ｉ ｃ７）
ＣＲ５ａ −５ｉを持ち、このｃＲ５ａ〜５■は、クロ
ック線２より印加される４個のクロックのうちの３個を
選択して、その３個のクロックのうち、多数決で２エイ
ズロツクをとったクロツクを各処理装置モジュール４ａ
〜４１に加える。
この方式は、ＰＬＯとＣＲより゛なるクロック発生器そ
のものに冗長性を持たせる方式であり、共通りロック参
照による同期方式である。この方式では、１個ないし２
個のクロック発生器が故障しても、残りのクロック発生
器で正常なりロックを出力することができる。
のものに冗長性を持たせる方式であり、共通りロック参
照による同期方式である。この方式では、１個ないし２
個のクロック発生器が故障しても、残りのクロック発生
器で正常なりロックを出力することができる。
しかしこの従来方式では、クロック発生器が３個以上故
障するとシステムダウンとなり、かつ処理装置の個数が
増加すると、多数決論理回路が複雑となる等の欠点があ
った。本発明はこれらの従来方式の欠点を解消するもの
で、以下に本発明を実施例について説明する。
障するとシステムダウンとなり、かつ処理装置の個数が
増加すると、多数決論理回路が複雑となる等の欠点があ
った。本発明はこれらの従来方式の欠点を解消するもの
で、以下に本発明を実施例について説明する。
第２図は処理装置が２個の場合の本発明の実施例を示し
、大略の動作は次のとおりである。
、大略の動作は次のとおりである。
すなわち同図において、第１の処理装置１０と第２の処
理装置１１は、それぞれの処理装置に設けたクロック発
生器（図示せず）から加えられるクロックパルスＣＬＩ
、ＣＬ２に依存する絶対時刻発生器１２．１３を有す
る。処理装置Ｊ１０および１１は、互いに相手の絶対時
刻を他ＣＰＵ時刻記憶器１４２．１４’２および１４．
、１４’、に時系列的に入力すると共に、相手の時刻を
受け取った瞬間の自己の絶対時刻を時系列的に自ＣＰＵ
時刻記憶器１５２．１５′ユおよび１５．、１５’、に
記憶し、さらに自ＣＰＵ時刻、他ＣＰＵ時刻の各々につ
いて、１回前に入力した絶対時刻との差分をめ、これを
時刻補正器１６および１７に入力する。
理装置１１は、それぞれの処理装置に設けたクロック発
生器（図示せず）から加えられるクロックパルスＣＬＩ
、ＣＬ２に依存する絶対時刻発生器１２．１３を有す
る。処理装置Ｊ１０および１１は、互いに相手の絶対時
刻を他ＣＰＵ時刻記憶器１４２．１４’２および１４．
、１４’、に時系列的に入力すると共に、相手の時刻を
受け取った瞬間の自己の絶対時刻を時系列的に自ＣＰＵ
時刻記憶器１５２．１５′ユおよび１５．、１５’、に
記憶し、さらに自ＣＰＵ時刻、他ＣＰＵ時刻の各々につ
いて、１回前に入力した絶対時刻との差分をめ、これを
時刻補正器１６および１７に入力する。
時刻補正器１６．１７は自ＣＰＵ時刻と他ＣＰＵ時刻と
の時間レートを計算し、自ＣＰＵ時刻に対する他ＣＰＵ
時刻の設定時間レートにより正規化時間レートを計算す
る。次いで、この正規化時間レートと基準値との偏差を
め、この偏差により絶対時刻発生器１２および１３を補
正する。以下に、処理装置１０について動作の詳細を説
明する。
の時間レートを計算し、自ＣＰＵ時刻に対する他ＣＰＵ
時刻の設定時間レートにより正規化時間レートを計算す
る。次いで、この正規化時間レートと基準値との偏差を
め、この偏差により絶対時刻発生器１２および１３を補
正する。以下に、処理装置１０について動作の詳細を説
明する。
処理装置１０は処理装置１１から、処理装置１１の時刻
ｔ２を受信し、時刻記憶器１４２に記憶すると共に、ｔ
２を受信した瞬間の処理装置１０の時刻をｔＬとして、
時刻記憶器１５２に記憶する。
ｔ２を受信し、時刻記憶器１４２に記憶すると共に、ｔ
２を受信した瞬間の処理装置１０の時刻をｔＬとして、
時刻記憶器１５２に記憶する。
次いで、処理装置１１から次のｔ２を受信したときは、
前回のｔ２およびｔ、をそれぞれｔＨ，、ｔ′１として
他ＣＰＵ前回時刻記憶器１４’、、１５’、に記憶し前
回と同様にして、ｔ２およびｔｌを時刻記憶器１４□お
よびｌ ５２に記憶する。
前回のｔ２およびｔ、をそれぞれｔＨ，、ｔ′１として
他ＣＰＵ前回時刻記憶器１４’、、１５’、に記憶し前
回と同様にして、ｔ２およびｔｌを時刻記憶器１４□お
よびｌ ５２に記憶する。
また、時刻ｔ２を処理装置ＩＯの時刻に換算した時刻を
ｔ２．とすると、ｔ２１ とｔ２の関係は下式のように
表わされる。
ｔ２．とすると、ｔ２１ とｔ２の関係は下式のように
表わされる。
ｔ２□＝に２□・ｔ２＋Ｔ２１ ・・・・・・（１）ｋ
２Ｉ：処理装置１０と処理装置１１の間の時間レート、 Ｔ２１：処理袋Ｍ１１の処理袋Ｎ１０に対する初期時刻
差。
２Ｉ：処理装置１０と処理装置１１の間の時間レート、 Ｔ２１：処理袋Ｍ１１の処理袋Ｎ１０に対する初期時刻
差。
次に、時刻記憶器１５２． ｌ ５’よおよび１４２゜
１４′２ により１．．１ユの差分ΔｔＩ、Δｔ２をめ
、これを入力として時刻補正器１７により、（１）式に
おけるに２１を次式のように決定する。
１４′２ により１．．１ユの差分ΔｔＩ、Δｔ２をめ
、これを入力として時刻補正器１７により、（１）式に
おけるに２１を次式のように決定する。
ｋ２１＝Δｔｘ／Δｔ２
＝（１ニーｔ’ｘ ） ／ （ｔ２− ｔ’ｐ、 ）さ
らに時刻補正器１６、は処理装置１１の処理装置１０に
対する時間レートの設計値で時間レートに２．を割り算
することによってに２１を正規化して正規化時間レート
Ｋｌｔとし、これと基準ＣＰＴＪの正規化時間レートに
、、（＝ １．０ ）との平均正規化時間レートＫａＶ
ｌをめる。このＫａｙＩと基準ＣＰＵの正規化時間レー
トＫ１１ との偏差をΔによ９．とし、このΔＫａｖｌ
を絶対時刻発生器１２に出力して処理装置１０の時間レ
ートを微小補正する。
らに時刻補正器１６、は処理装置１１の処理装置１０に
対する時間レートの設計値で時間レートに２．を割り算
することによってに２１を正規化して正規化時間レート
Ｋｌｔとし、これと基準ＣＰＴＪの正規化時間レートに
、、（＝ １．０ ）との平均正規化時間レートＫａＶ
ｌをめる。このＫａｙＩと基準ＣＰＵの正規化時間レー
トＫ１１ との偏差をΔによ９．とし、このΔＫａｖｌ
を絶対時刻発生器１２に出力して処理装置１０の時間レ
ートを微小補正する。
なお、この場合の応用例としては、ΔＫａｖＩの変化に
対応して、処理装置１０のクロック発生器の周波数を微
調整するものが考えられる。
対応して、処理装置１０のクロック発生器の周波数を微
調整するものが考えられる。
また、処理装置１０．ｋｌのいずれかが故障して設定す
べき時間レートから大きくずれたときは、例えば処理装
置１０においては（１）式の時間レー）ｋ□の値が大き
く変化するため、平均正規化時間レートＫａｗｌと正規
化時間レートとの偏差の絶対値が予め定められた許容値
を越えると仮定すると、この場合はどちらかの処理装置
に異常が起ったと判断して、常に計算している時間レー
トｋＮを使用して相手の時刻を推定し、自己の時刻補正
は行なわない。
べき時間レートから大きくずれたときは、例えば処理装
置１０においては（１）式の時間レー）ｋ□の値が大き
く変化するため、平均正規化時間レートＫａｗｌと正規
化時間レートとの偏差の絶対値が予め定められた許容値
を越えると仮定すると、この場合はどちらかの処理装置
に異常が起ったと判断して、常に計算している時間レー
トｋＮを使用して相手の時刻を推定し、自己の時刻補正
は行なわない。
本発明の応用例として、送信す゛るデータに各処理装置
の送信する瞬間の時刻を付加して送信する場合１例えば
第２の処理装置から第１の処理装置へ第２の処理装置の
時刻ｔ２Ｄを送信したとすると、第３図のようにｔ’、
−ｔ２間を補間して処理装置１０における時刻ｔ、Ｄを
める。
の送信する瞬間の時刻を付加して送信する場合１例えば
第２の処理装置から第１の処理装置へ第２の処理装置の
時刻ｔ２Ｄを送信したとすると、第３図のようにｔ’、
−ｔ２間を補間して処理装置１０における時刻ｔ、Ｄを
める。
すなわち、前記（１）式より
ｔｚ１＝ ｋｚｘ ｔｚ ＋Ｔ２１
ここで、
１、 、１．を通る直線は、
ｔ２ｘ ＝ ｋｓａ （ｔ ｔｚ） ＋ ”’１処理装
置１１における時刻ｔ２Ｄに対応する処理装置ｉｏの時
刻ｔ、Ｄは（ｔ＝ｔ２Ｄ）を代入すると、 ｔｘｎ ＝ ｋｚｘ （ｔ２Ｄ−ｔｚ） −４−’ｔ１
となる。
置１１における時刻ｔ２Ｄに対応する処理装置ｉｏの時
刻ｔ、Ｄは（ｔ＝ｔ２Ｄ）を代入すると、 ｔｘｎ ＝ ｋｚｘ （ｔ２Ｄ−ｔｚ） −４−’ｔ１
となる。
第４図に、処理装置がｎ個の場合の本発明の実施例を示
す。このように処理装置がｎ個の場合も第２図に示した
処理装置が２個の場合と同様に、（１）式を用いて（ｎ
−１）個の時刻入力ｔ２〜暖と自己の時刻ｔ、とから
、換算時刻１．、、１３． 、・・・ｔａ（を計算する
。この場合に計算される時間レー” Ｋ２１ ” ３Ｌ
’・・・ｋｒＬｌを、処理装置１０（７）クロックを
基準として正規化し、その平均的時間レートを用いて、
処理装置１０の時刻発生器を補正する。
す。このように処理装置がｎ個の場合も第２図に示した
処理装置が２個の場合と同様に、（１）式を用いて（ｎ
−１）個の時刻入力ｔ２〜暖と自己の時刻ｔ、とから
、換算時刻１．、、１３． 、・・・ｔａ（を計算する
。この場合に計算される時間レー” Ｋ２１ ” ３Ｌ
’・・・ｋｒＬｌを、処理装置１０（７）クロックを
基準として正規化し、その平均的時間レートを用いて、
処理装置１０の時刻発生器を補正する。
もし、時間レートが大幅に違うものがあれば、その処理
装置の時間レニｈを除外して平均時間レートを計算し、
他の処理装置との同期を図る。また、もし大幅に時間レ
ートのずれたものが自己である場合は、大幅なずれであ
っても自己の時間レートを変更して同期を図る。
装置の時間レニｈを除外して平均時間レートを計算し、
他の処理装置との同期を図る。また、もし大幅に時間レ
ートのずれたものが自己である場合は、大幅なずれであ
っても自己の時間レートを変更して同期を図る。
処理装置１０から見たときの各処理装置の１．による換
算時刻’Ｉｔ次の式で表わされる。
算時刻’Ｉｔ次の式で表わされる。
ただし、ｋ２１〜に、はｔｌに対する各クロックの時間
比、 Ｔ２．−Ｔ、、はｔ、に対する各処理装置の時間のずれ
、 を示す。
比、 Ｔ２．−Ｔ、、はｔ、に対する各処理装置の時間のずれ
、 を示す。
（２）式において、ｔ、〜１ｎの１１に対する時間レー
トの設計値をそれぞれＮ２．〜ＮＭ１とする。
トの設計値をそれぞれＮ２．〜ＮＭ１とする。
上記（２）式の時間レートに２１〜ｋＩＩＩを、ＮＺＩ
〜Ｎ、、１で割って正規化したものをに２１〜Ｋｎ＋と
すると、ｔにおける平均時間レートは下式のようになる
。
〜Ｎ、、１で割って正規化したものをに２１〜Ｋｎ＋と
すると、ｔにおける平均時間レートは下式のようになる
。
ただし、 Ｋ１１ ” １
上記（３）式をさらに一般化すると、ｉ番目の処理装置
における平均時間レートは下式のようになる。
における平均時間レートは下式のようになる。
ただし、Ｋ、＝ ｌ 、 Ｋｊ、はｉ番目の処理装置に
対するｊ番目の処理装置の正規化時間 レート。
対するｊ番目の処理装置の正規化時間 レート。
上記（４）式の平均時間レートの変化を検出して自分の
時刻を補正すれば、処理装置は独立の時計を持ちながら
同期する。また、正規化時間レートに、ｉ が平均時間
レートＫａｖｉから大幅にずれたものを除外して平均時
間レートを計算することにより、クロックの故障した処
理装置に影響を受けずに他の処理袋ガ間の同期ができる
。
時刻を補正すれば、処理装置は独立の時計を持ちながら
同期する。また、正規化時間レートに、ｉ が平均時間
レートＫａｖｉから大幅にずれたものを除外して平均時
間レートを計算することにより、クロックの故障した処
理装置に影響を受けずに他の処理袋ガ間の同期ができる
。
本発明方式を前述した従来方式と比較すると下記のよう
になる。
になる。
（１）従来方式では共通りロック参照に対し、本方式で
は各処理装置に独自のクロックを持つ方式である。
は各処理装置に独自のクロックを持つ方式である。
（２）従来方式では、クロック発生器と処理装置が別で
あるが、本方式では１処理装置１クロック発生器となる
構造である。
あるが、本方式では１処理装置１クロック発生器となる
構造である。
（３）従来方式ではクロック発生器が３個以上故障する
とシステムダウンとなるが、本発明の方式では、一部の
処理装置のクロックが大幅にずれても、正常なりロック
を持ろ処理装置は制御可能であり、かつ故障したクロッ
ク発生器を持つクロックも自分の時刻で制御可能であり
、他との時間レートを検出することにより同期可能であ
る。
とシステムダウンとなるが、本発明の方式では、一部の
処理装置のクロックが大幅にずれても、正常なりロック
を持ろ処理装置は制御可能であり、かつ故障したクロッ
ク発生器を持つクロックも自分の時刻で制御可能であり
、他との時間レートを検出することにより同期可能であ
る。
（４）従来方式において処理装置とクロックの数を同一
にして本発明方式と類似の構成をとっても、処理装置の
数が増加すると多数決論理が複雑になるが、末男式では
処理装置の数が増加しても部分的な同期グループをつく
ることにより同期グループ内だけの同期をとる構成とす
ることができ、複雑化することなく処理装置の数を増加
してシステムを拡張することが容易である。
にして本発明方式と類似の構成をとっても、処理装置の
数が増加すると多数決論理が複雑になるが、末男式では
処理装置の数が増加しても部分的な同期グループをつく
ることにより同期グループ内だけの同期をとる構成とす
ることができ、複雑化することなく処理装置の数を増加
してシステムを拡張することが容易である。
以上説明したように、本発明はそれぞれ処理装置ことに
クロック発生器を設け、他処理装置との時間のずれを監
視して、ずれが小差のときは時間レートの変化に対して
自己の時刻を補正することを骨子とするもので、クロッ
ク発生器の故障に対１７て仝機能を失うおそれが極めて
小さく、かつ複雑化することなくシステムを拡張しうる
ものであり、この種の同期方式として大きな効果を有す
るものである。
クロック発生器を設け、他処理装置との時間のずれを監
視して、ずれが小差のときは時間レートの変化に対して
自己の時刻を補正することを骨子とするもので、クロッ
ク発生器の故障に対１７て仝機能を失うおそれが極めて
小さく、かつ複雑化することなくシステムを拡張しうる
ものであり、この種の同期方式として大きな効果を有す
るものである。
第１図はこの種の従来の方式の一例を示す構成図、第２
図および第４図は処理装置が２個の場合およびｎ個の場
合の本発明の各実施例を示す構成図、第３図は本発明に
よる時刻換算例を示す説明図である。 １０．１１・・・処理装置、１２．１３・・・絶対時刻
発生器、１４．．１４□、１４′１．１４′グ・・・他
ＣＰＵ時刻記憶器、１５．．１５□、１５’、、１５り
・・・自ＣＰＵ時刻記憶器、１６．１７・・・時刻補正
器。 ｌｔ 図 オ ２ 図 ０ 第１頁の続き ０発 明 者 宮 本 捷 二 川崎市多摩区王禅寺１
１ム開発研究所内 ０発 明 者 森 欣 司 川崎市多摩区王禅寺１１ム
開発研究所内 ０発 明 者 井 原 廣 −川崎市多摩区王禅寺１１
ム開発研究所内 ］９幡地 株式会社日立製作所システ ）９幡地 株式会社日立製作所システ ）９幡地 株式会社日立製作所システ
図および第４図は処理装置が２個の場合およびｎ個の場
合の本発明の各実施例を示す構成図、第３図は本発明に
よる時刻換算例を示す説明図である。 １０．１１・・・処理装置、１２．１３・・・絶対時刻
発生器、１４．．１４□、１４′１．１４′グ・・・他
ＣＰＵ時刻記憶器、１５．．１５□、１５’、、１５り
・・・自ＣＰＵ時刻記憶器、１６．１７・・・時刻補正
器。 ｌｔ 図 オ ２ 図 ０ 第１頁の続き ０発 明 者 宮 本 捷 二 川崎市多摩区王禅寺１
１ム開発研究所内 ０発 明 者 森 欣 司 川崎市多摩区王禅寺１１ム
開発研究所内 ０発 明 者 井 原 廣 −川崎市多摩区王禅寺１１
ム開発研究所内 ］９幡地 株式会社日立製作所システ ）９幡地 株式会社日立製作所システ ）９幡地 株式会社日立製作所システ
Claims (3)
- （１）それぞれ対応するクロック発生器を有する複数の
処理装置と、上記処理装誼相互間の時間のずれを監視し
て、上記のずれが所定値より小さいときは時間レートの
変化に対応して自己の時刻を補正することを特徴とする
マルチプロセッサの同期方式。 - （２）前記複数の処理装置において１個の処理装置の前
記クロック発生器のクロック周波数が大幅に変化した場
合、該処理装置を除外した前記処理装置では時間レート
の変化に対応してそれぞれ処理装置の時刻を補正し、か
つ上記クロック周波数の大幅に変化した処理装置との時
間レートを検出することにより同期を保持することを特
徴とする特許請求の範囲第１項記載のマルチプロセッサ
の同期方式。 - （３）前記時刻補正手段として、クロック発生器の周波
数を調整することを特徴とする特許請求の範囲第１項記
載のマルチプロセッサの同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159220A JPS6063660A (ja) | 1984-07-31 | 1984-07-31 | マルチプロセツサの同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59159220A JPS6063660A (ja) | 1984-07-31 | 1984-07-31 | マルチプロセツサの同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063660A true JPS6063660A (ja) | 1985-04-12 |
Family
ID=15688956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59159220A Pending JPS6063660A (ja) | 1984-07-31 | 1984-07-31 | マルチプロセツサの同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757442A (en) * | 1985-06-17 | 1988-07-12 | Nec Corporation | Re-synchronization system using common memory bus to transfer restart data from non-faulty processor to failed processor |
-
1984
- 1984-07-31 JP JP59159220A patent/JPS6063660A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757442A (en) * | 1985-06-17 | 1988-07-12 | Nec Corporation | Re-synchronization system using common memory bus to transfer restart data from non-faulty processor to failed processor |
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