JPS6062747A

JPS6062747A - コ−ドレステレフオン

Info

Publication number: JPS6062747A
Application number: JP58171797A
Authority: JP
Inventors: Toshiyuki Ozawa; 小沢　利行
Original assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd; Sanyo Denki Co Ltd
Priority date: 1983-09-16
Filing date: 1983-09-16
Publication date: 1985-04-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、ＰＬＬ回路を用いたコードレステレフォンに
係り、親機及び子機のチャンネル設定に関する。

（ロ）従来技術現在、コードレステレフォンにおいては、使用可能なチ
ャンネルが５チヤンネルと少ないので、ＰＬＬ周波数シ
ンセサイザは採用さｔておらず、各セットは、親機、子
機共に、予め使用チャンネルが定められていた。このた
め、混信等のため、やむを得ずチャンネル変更を行なう
には、セット自体を薬換するか、あるいは、基準発振器
としての水晶発振器を交換するしかなかった１、ところ
が、将来、第１図で示す周波数の１０チヤンネルが使用
される予定であり、チャンネル数の増大及びこれに伴う
混信対策のため、大多数のセットはＰＬＬ周波数シンセ
サイザ化が予想される。

Ｐ　Ｌ　Ｌ周波数シンセサイザにおいては、分周数を変
えることによりチャンネル変更を行なうことは、周知の
如く簡単であり、このため、例えば、コードレステレフ
ォンを構成する親機と子機に、各々、チャンネル設定手
段を設け、この手段でチャンネルの設定を行なうように
することは非常に容易である。しかしながら、このよう
な方法では、チャンネルを変更する毎に、親機と子機の
双方を操作しなくてならず、しかも、コードレステレフ
ォンにおいては、親機と子機とはそのチャンネルを一致
させなくてはならないため、チャンネル変更時の操作が
煩しいという欠点がある。

（ハ）発明の目的本発明は、一般にコードレステレフォンにおいては、子
機は充電可能なバッテリを使用し、親機と子機を結合す
ることにより充電が行なわ扛るという応に着目し、この
際にチャンネル設定を行なうことにより、チャンネル設
定手段を親機あるいは子機の一方のみとし、操作を簡単
にすると共に、親機と子機のチャンネルを確実に一致さ
せることを目的とするものである。

に）発明の構成本発明のコードレステレフォンは、第１及び第２のプロ
グラマプルディバイダと、チャンネル情報をデコードし
該チャンネル情報に対応する第１及び第２０分周数を各
々前記第１及び第２のプログラマプルディバイダに供給
するデコーダ回路とを含んで構成さ扛るＰＬＬ回路を、
親機及び子機の各々に備え、該ＰＬＬ回路で受信用局部
発振周波数及び送信用キャリア周波数を制御するコード
レステレフォンにおいて、前記チャンネル情報を設定す
るためのチャンネル設定手段を前記親機（又は子機）の
みに設け、該チャンネル設定手段で設定さｎたチャンネ
ル情報を前記親機（又は子機）側の前記デコーダ回路に
供給すると共に、前記親機（又は子機）に前記チャンネ
ル情報を送出する出力接続手段を設け、更に、前記子機
（又は親機）には、前記出力接続手段と接続される入力
接続手段と、該入力接続手段からの前記チャンネル情報
を記憶し、記憶内容を前記子機（又は親機）側のデコー
ダ回路に供給する記憶回路を設け、前記親機と子機を接
続させた状態で、前記唯一のチャンネル設定手段により
チャンネルの設定を行なうよう構成したものである。

（ホ）実施例第２図は、本発明のコードレステレフォンに含まれるＰ
ＬＬ回路を示すブロック図であり、このＰＬＬ回路は親
機と子機の双方に含まれる。第２図において、（１）及
び（２）は各々受信アンテナ及び送信アンテナ、（３）
は受信用局部発振器としての電圧制御発振器、（４）は
送信用キャリアを発生する電圧制御発振器、（５）は基
準発振器としての水晶発振器、（６）は水晶発振器（５
）の発振周波数ｆ０を分周し基準信号ｆ□及びｆｒいを
出力するリファレンスディパイダ、（力は電圧制御発振
器（３）の発振周波数ｆ□と受信信号とを混合し第１中
間周波数ｆ□、を得るための第１混合器、（８）は発振
周波数ｆ。と第１中間周波数ｆ、２．とを混合し第２中
間周波数ｆ□２を得るための第２混合器であり、第２中
間周波数信号を検波することにより音声信号が得られる
。

更に、第２図において、（９）は発振周波数ｆＶｍを分
周数Ｎ８　で分周するプログラマプルディバイダ、０〔
は電圧制御発振器（４）の発振周波数ｆＶ？　を分周数
ＮＴで分周するプログラマプルディバイダ、０１）は分
周信号ｔ、ｙｓと基準信号ｆ、４の位相を比較する位相
比較器、ａ２は分周信号ｆＰ？と基準信号ｆむの位相を
比較する位相比較器、（１□□□及び（１４」はローパ
スフィルタ、０５１は逓倍器、（１（ｉｌは各チャンネ
ルＣＨＩ〜ＣＨＩＯに対応するチャンネル情報Ｄ１〜Ｄ
４をデコードし、各チャンネルに対応する分周数Ｎ１及
びＮ、　Ｙ、各々、プログラマプルディバイダ（９）及
びＣＩＱ＋に供給するデコーダ回路である。そして、第
１図は、発振周波数ｆ。を１０．２４　ＭＨｚ、基準信
号’ｉＲ及び’ｒｔを各々５ＫＨｚ及び２．５　Ｋ　Ｈ
ｚ、第１及び第２中間周波数ｆ□１及びｆｆ、を各々１
０．６９５ＭＨｚ及び４５５　ＫＨｚ、逓倍器（１９の
逓倍数ケ１２」としたときの各チャンネルＣＨＩ〜ＣＨ
ＩＯに対応する周波数’ＴＸ　ｓ　’Ｖ？、ｆｖイ及び
分周数Ｎ１、Ｎ１、更にはチャンネル情報り、〜Ｄ４を
示したものである。尚、ここでは、説明の便宜上、アン
テナを送信用と受信用に分けたが、実際には、送信信号
と受信信号をフィルタで分離し、同一のアンテナを使用
してもよい。

第３図は、本発明の実施例を示すブロック図であり、Ａ
側が親機側、Ｂ側が子機側であり、双方とも第２図で示
したＰＬＬ回路面及び０ｇｌを備えている。０はチャン
ネル情報り６、ＤゎＤａ、　Ｄ４を設は親機側に設けて
いる。スイッチ（１９ａ）、（１９ｂ）、（１９ｃ）、
（ｘ９ｄ）は各々一端が電源電位Ｖゎゎに接続され、他
端が抵抗を介して接地されており、開成状態で「０」を
、そして、閉成状態で「１」を発生する。親機側では、
チャンネル情報り、〜Ｄ４は直接ＰＬＬ回路α道に印加
され、その中のデコーダ回路０６）に供給されると共に
、出力接点（２０ａ）〜（２０ｄ）にも送出される。又
、親機側には書き込み信号Ｗを発生する書き込みスイッ
チ０１）が設けられており、この書き込み信号Ｗも出力
接点ｒ２ノに送出される。

一方、子機側には、充電のため親機と子機を結合した際
に、出力接点（２０ａ）〜（２０ｄ）及び（２２）と接
続する入力接点（２３ａ）　〜（２３ｄ）及び（２４）
と、入力さｎたチャンネル情報り、〜Ｄ４を書き込み信
号Ｗに応じて記憶する記憶回路（２５）とが設けられて
おり、配憶−−」式記憶回路（２５）の内容は、ＰＬＬ回路（１印中のデコーダ回路（１６）に供
給される。

そこで、例えば、チャンネルを１チヤンネルＣＨ１に設
定する場合には、先ず、親機と子機を結合して、出力接
点（２０ａ）〜（２０ｄ）を、各々、入力接点（２３ａ
）〜（２３ｄ）に接続する。そして、次に、チャンネル
情報り、〜Ｄ４をＣＨＩに対応する「ｌ、０．０１０」
に設定するため、スイッチ（１９ａ）のみを閉じ、スイ
ッチ（１９ｂ）（１９ｃ）（１９ｄ）は開成状態とする
。すると、親機側ではこの状態で、ＰＬＬ回路ＯＤのデ
コーダ回路（旧にＣＨＩに対応するチャンネル情報が既
に供給されているので、プログラマプルディバイダ（９
）及び鵠の分周数Ｎ１及びＮ？は、ＣＨｌに対応する値
「７８２７Ｊ及び１’−９３２２Ｊに設定され、親機側
のＣＨＩへのチャンネル設定が完了する。更に、次に、
書き込みスイッチａａ’ｇ押圧すると、書き込み信号Ｗ
が「１」となり接点（２２及び（２４）を介して記憶回
路（ハ）に印加されるので、記憶回路Ｑ阻末出力接点（
２０ａ）〜（２０ｄ　）及び入力接点（２３ａ）〜（２
３ｄ）を介して印加されているチャンネル情報り、〜Ｄ
い即ち、「１．０．０．０」を記憶する。記憶されたチ
ャンネル情報はＰＬＬ回路錦のデコーダ回路ａｅに供給
されるので、プログラマブルディパイダ（９）及びＱｌ
の分局数Ｎｍ及びＮｔは、ＣＨＩに対応する値ｒ７１８
３Ｊ及び［９９６６Ｊに設定され、子機側のＣＨｌへの
チャンネル設定が完了する。この後、親機と子機を外し
ても、記憶回路（ハ）にはＣＨＩに対応するチャンネル
情報「１．０．０．０」が記憶されているので、チャン
ネルはＣＨＩに設定されたままとなる。

このように、唯一のチャンネル設定回路０を操作するだ
けで、親機と子機を共に、所望の同一チャンネルに設定
できる。

第４図は、本発明の他の実施例を示すブロック図であり
、第３図と同一構成には同一番号を付している。

第４図の実施例においては、親機側にも子機側と同様、
チャンネル情報り、〜Ｄ４を記憶する記憶回路０６）を
設け、この記憶回路（イ）を介してＰＬＬ回路（１７）
にチャンネル情報を供給している点が異なる。

そして、本実施例では、書き込み信号Ｗを、第３図と同
様に、出力接点（社）から入力接点ｅ１４）へ送出し、
子機側の記憶回路（ハ）の書き込み信号としているが、
更に、子機側には、書き込み信号を送出する接点（ハ）
を設け、且つ、この接点＠Ｅ接続する接点（ハ）を親機
側に設け、この接点（ハ）から入力さｎる信号を新たに
設けた記憶回路（２６１の書き込み信号としている。即
ち、親機と子機を接続した際には、書き込み信号Ｗは両
記憶回路Ｑ１及び（ハ）に印加されるため、全く同一の
チャンネル情報が共に記憶されるが、親機と子機の接続
を外した後は、書き込みスイッチ（２１）が親機側にあ
っても、両記憶回路（ハ）及び（ハ）には書き込み信号
Ｗが印加さ扛なくなる。従って、親機と子機の接続を外
した後に、チャンネル設定回路０のスイッチ（１９ａ）
〜（１９ｄ）を操作しても、各々のチャンネル設定が変
更されることがなく、常に、親機と子機のチャンネル設
定は一致したままとなる。

ところで、第３図及び第４図の実施例においては、Ａ側
を親機側、そして、Ｂ（ｉｌｌを子機側にしたが、逆に
、Ａ側を子機側、Ｂ側を親機側としても同様である。即
ち、チャン４ル設定回路（へ）は、親機側と子機側のい
ずれか一方のみでよい。

又、本実施例では、親機と子機を接続する手段として、
機械式接点を用いたが、フォトカプラ等の他の接続手段
を用いても全く同様の効果が得られる。更に、チャンネ
ル情報をシフトレジスタ等を用いてシリアル転送するこ
とにより、チャンネル情報用の出力接続手段及び入力接
続手段を単一とすることも可能である。

（へ）発明の効果本発明によるコードレステレフォンは、親機あるいは子
機の一方にチャンネル設定手段を設け、他方にこのチャ
ンネル設定手段からのチャンネル情報を記憶する記憶回
路を設け、親機と子機を接続した状態でチャンネル設定
を行なうようにしたので、チャンネル設定の操作が簡単
となると共に、親機と子機を確実に同一チャンネルに設
定できる。

【図面の簡単な説明】

第１図は各チャンネルに対応するチャンネル情報、周波
数、分局数を示す図、第２図は本発明に含まれるＰＬＬ
回路を示すブロック図、第３図は本発明の実施例を示す
ブロック図、第４図は本発明の他の実施例を示すブロッ
ク図である。主な図番の説明（１）・・・受信アンテナ、（２）・・・送信アンテナ
、（３）＋４１・・・電圧制御発振器、（５）・・・水
晶発振器、（９１Ｑ０１・・・プログラマプルディバイ
ダ、　０１１０２１・・・位相比較器、　ａ６１・・・
デコーダ回路、　（１７）（＋８１−・・ＰＬＬ回路、
　Ｉ・・・チャンネル設定回路、（１９ａ）〜（１９ｄ
）・・・スイッチ、（２０ａ）〜（２０ｄ）・・・出力
接点、（２３ａ）〜（２３ｄ　）・・・入力接点、　（
２■（４）・・・記憶回路。第３図第４図

Claims

【特許請求の範囲】

ｍａｌ及び第２のプログラマプルディバイダと、チャン
ネル情報をデコードし該チャンネル情報に対応する第１
及び第２０分周数を各々前記第１及び第２のプログラマ
プルディパイダに供給するデコーダ回路とを含んで構成
されるＰ　Ｌ　Ｌ回路を、親機及び子機の各々に備え、
該ＰＬＬ回路で受信用局部発振周波数及び送信用キャリ
ア周波数を制御するコードレステレフォンにおいて、前
記チャンネル情報を設定するためのチャンネル設定手段
を前記親機（又は子機）のみに設け、該チャンネル設定
手段で設定されたチャンネル情報を前記親機（又は子機
）側の前記デコーダ回路に供給すると共に、前記親機（
又は子機）には前記チャンネル情報を送出する出力接続
手段を設け、更に、前記子機（又は親機）には、前記出
力接続手段と接続さｎる入力接続手段と、該入力接続手
段から入力される前記チャンネル情報を記憶し、記憶内
容を前記子機（又は親機）側のデコーダ回路に供給する
記憶回路を設け、前記親機と子機を接続した状態で、前
記唯一のチャンネル設定手段によりチャンネルの設定を
行なうようにしたことを特徴とするコードレステレフォ
ン。