JPS6059738B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device

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JPS6059738B2
JPS6059738B2 JP10031578A JP10031578A JPS6059738B2 JP S6059738 B2 JPS6059738 B2 JP S6059738B2 JP 10031578 A JP10031578 A JP 10031578A JP 10031578 A JP10031578 A JP 10031578A JP S6059738 B2 JPS6059738 B2 JP S6059738B2
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JP
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layer
silicon
polycrystalline silicon
dioxide film
forming
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公美 木村
誠一郎 高林
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NEC Corp
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】 本発明は、半導体装置の製造方法に関し、半導体集積回
路の高密度集積化を促進するために、半導体基板表面の
平滑化を図ると同時に、耐湿性を向上させた半導体装置
の製造方法を提供するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and the present invention relates to a method for manufacturing a semiconductor device, in which the surface of a semiconductor substrate is smoothed and moisture resistance is improved, in order to promote high-density integration of semiconductor integrated circuits. A method for manufacturing the device is provided.

半導体集積回路を設計するに際し、高密度集積化を達成
するために、半導体基板表面をできる限り平滑にし、写
真蝕刻法の露光に際し、段部からの元旦反射を少なくし
、設計通りにパターンニングがなされることが必要であ
る。
When designing semiconductor integrated circuits, in order to achieve high-density integration, the surface of the semiconductor substrate should be made as smooth as possible, and during photolithographic exposure, reflections from the stepped portions should be reduced to ensure patterning as designed. needs to be done.

特に、金属配線層を形成する前の半導体基板表面の平滑
化は高密度集積化を促進するために、欠くことのできな
い条件のひとつである。
In particular, smoothing the surface of a semiconductor substrate before forming a metal wiring layer is one of the essential conditions for promoting high-density integration.

従来の製造方法の一例を製造工程順に述べる。従来、前
記金属配線層を形成する前に、半導体基板表面の段部を
平滑にするためには、例えば第1図に示される様な製造
方法がとられている。
An example of a conventional manufacturing method will be described in order of manufacturing steps. Conventionally, in order to smooth the stepped portions on the surface of a semiconductor substrate before forming the metal wiring layer, a manufacturing method such as that shown in FIG. 1 has been used, for example.

すなわち、第1図aの如く、シリコン半導体基板1に、
ソース拡散層2およびドレイン拡散層3が、ゲート酸化
膜4および該ゲート酸化膜4上の多結晶シリコンゲート
電極5をはさむように設けられ、更にフイールドニ酸化
硅素膜6上には、多結晶シリコン配線層7が設けられ、
二酸化硅素膜8によつて覆われている。すなわち、多結
晶シリコンゲート電極5、多結晶シリコン配線層7を含
むシリコン半導体基板1の全表面は、二酸化硅素膜によ
り被覆されている。そして、上記の構造に於・て、多結
晶シリコン配線層7、多結晶シリコンゲート電極5の膜
厚は通常約6000への厚さを有し、該多結晶シリコン
膜上の二酸化硅素膜8を含めると、約8000Aの段差
を有している。次に、第1図をの如く、前記段差を平滑
化する門ために厚さ約1μmのリンガラス(PSG)層
9を気相成長法により被覆せしめ、950℃窒素雰囲気
でアニールすることにより、該リンガラス層9は流動化
し、該シリコン半導体基板表面は平滑化される。
That is, as shown in FIG. 1a, on the silicon semiconductor substrate 1,
A source diffusion layer 2 and a drain diffusion layer 3 are provided to sandwich a gate oxide film 4 and a polycrystalline silicon gate electrode 5 on the gate oxide film 4, and a polycrystalline silicon wiring is provided on the field silicon oxide film 6. A layer 7 is provided;
It is covered with a silicon dioxide film 8. That is, the entire surface of the silicon semiconductor substrate 1 including the polycrystalline silicon gate electrode 5 and the polycrystalline silicon wiring layer 7 is covered with a silicon dioxide film. In the above structure, the film thickness of the polycrystalline silicon wiring layer 7 and the polycrystalline silicon gate electrode 5 is usually about 6,000 mm thick, and the silicon dioxide film 8 on the polycrystalline silicon film is Including this, it has a height difference of approximately 8000A. Next, as shown in FIG. 1, a phosphorus glass (PSG) layer 9 with a thickness of about 1 μm is coated by vapor phase growth to smooth the step, and annealed at 950° C. in a nitrogen atmosphere. The phosphorus glass layer 9 is fluidized and the surface of the silicon semiconductor substrate is smoothed.

該リンガラス層9はシラン(SiH4)、ホスフィン(
P均)、酸素(02)のガス雰囲気中、400℃で形成
され、P2O5のモル比は10%前後である。次に、第
1図cの如く、前記ソースおよびドレインの拡散層2,
3上並びに多結晶シリコン配線層7上にコンタクトホー
ル10を形成する。
The phosphorus glass layer 9 is made of silane (SiH4), phosphine (
It is formed at 400° C. in an oxygen (02) gas atmosphere, and the molar ratio of P2O5 is around 10%. Next, as shown in FIG. 1c, the source and drain diffusion layers 2,
A contact hole 10 is formed on the polycrystalline silicon wiring layer 7 and the polycrystalline silicon wiring layer 7.

(ただし、同図ではドレイン拡散層のコンタクトホール
の図示を省略してある。)以上の工程では、高濃度なリ
ンを含むリンガラス層9が露出しているため、吸湿性が
強く、プラスチックのような非気密性の封止を行なつた
とき、耐湿性に関し大きな欠点を有することは明らかで
ある。前記耐湿性に関する欠点を補なうため、第1図d
の如く、該コンタクトホール10が形成された後、該シ
リコン半導体基板1表面に気相成長法により、二酸化硅
素膜17を形成し、更に二度目のコンタクトホール1『
を形成する方法等もとられているが、耐湿性に関しては
効果が少なく、また、二度目のコンタクトホールを形成
する際の写真蝕刻法の目合せすれによる上下配線層間の
短絡等の余分な欠点を持つことになる。
(However, the contact hole of the drain diffusion layer is not shown in the figure.) In the above process, the phosphorus glass layer 9 containing a high concentration of phosphorus is exposed, so it has strong hygroscopicity and is a plastic material. It is clear that such non-hermetic sealing has major disadvantages in terms of moisture resistance. In order to compensate for the above-mentioned drawbacks regarding moisture resistance,
After the contact hole 10 is formed, a silicon dioxide film 17 is formed on the surface of the silicon semiconductor substrate 1 by vapor phase epitaxy, and a second contact hole 1 is formed.
However, it is less effective in terms of moisture resistance, and has additional disadvantages such as short circuits between upper and lower wiring layers due to misalignment in photolithography when forming the second contact hole. will have.

コンタクトホール1『が形成された後にアルミ配線層1
6が形成される。なお、該リンガラス層9を形成し、コ
ンタクトホール10が形成された後に、前記二酸化硅素
膜17を被覆することなく、アルミ配線層16を形成す
ることも、もちろん可能であるが、プラスチック封入を
した時に耐湿性が悪く、品質上問題と!なる。
After contact hole 1' is formed, aluminum wiring layer 1 is formed.
6 is formed. Note that it is of course possible to form the aluminum wiring layer 16 without covering the silicon dioxide film 17 after forming the phosphor glass layer 9 and forming the contact hole 10, but it is also possible to form the aluminum wiring layer 16 without covering the silicon dioxide film 17. When I did this, the moisture resistance was poor and there was a quality problem! Become.

従来の方法によれば、リンガラス層を形成することによ
りシリコン半導体基板表面が平滑化される一方、次の欠
点を持ちあわせる。
According to the conventional method, although the surface of the silicon semiconductor substrate is smoothed by forming a phosphorus glass layer, it also has the following drawbacks.

すなわち、(1)高濃度のリン含むリンガラス層は吸湿
性に富3み、耐湿性が著しく悪い。(2)前記リンガラ
ス層上に異種絶縁膜を被覆させ、耐湿性効果をあける方
法がとられても、二度のコンタクトホールを形成しなけ
ればならず、目合せずれ、ピンホールの増加等の余分な
4弊害が出る。本発明は、リンカラス層を利用し、半導
体基板表面を平滑化すると共に、上記欠点を除去した半
導体装置の製造方法を提供するものてある。
That is, (1) the phosphorus glass layer containing a high concentration of phosphorus is highly hygroscopic and has extremely poor moisture resistance. (2) Even if a method is adopted in which a different type of insulating film is coated on the phosphor glass layer to obtain a moisture-resistant effect, contact holes must be formed twice, resulting in misalignment, increased pinholes, etc. There are 4 extra negative effects. The present invention provides a method for manufacturing a semiconductor device that uses a link glass layer to smooth the surface of a semiconductor substrate and eliminates the above-mentioned drawbacks.

以下、実施例に基づき本発明の詳細な説明する。第2図
は本発明の一実施例を示す断面図である。
Hereinafter, the present invention will be explained in detail based on Examples. FIG. 2 is a sectional view showing an embodiment of the present invention.

第2図aの如く、シリコン半導体基板1にソース拡散層
2およびドレイン拡散層3が、ゲート絶縁膜4および該
ゲート絶縁膜4上の多結晶シリコンゲート電極5をはさ
むように設けられ、該多結晶シリコンゲート電極5、ソ
ース拡散層2、ドレイン拡散層3を含む該シリコン半導
体基板1上川こはフイールドニ酸化硅素膜6が形成され
、該フイールドニ酸化硅素膜6上には、多結晶シリコン
配線層7が形成され、該多結晶シリコン配線層7は、二
酸化硅素膜8で被われている。そして、該二酸化硅素膜
8を含む、多結晶シリコン配線層7・とフイールドニ酸
化硅素膜6との段差は通常約8000A程度であり、更
に該多結晶シリコンゲート電極5についても同様である
。前記段差を平滑化するためにリンガラス (PSG)層9を全表面に約1μmの膜厚で形成し、9
50℃前後の窒素雰囲気中でアニールすると、該リンガ
ラス層は流動化され前記段部の平滑化がなされる。
As shown in FIG. 2a, a source diffusion layer 2 and a drain diffusion layer 3 are provided in a silicon semiconductor substrate 1 so as to sandwich a gate insulating film 4 and a polycrystalline silicon gate electrode 5 on the gate insulating film 4. A field silicon oxide film 6 is formed on the silicon semiconductor substrate 1 including a crystalline silicon gate electrode 5, a source diffusion layer 2, and a drain diffusion layer 3, and a polycrystalline silicon wiring layer 7 is formed on the field silicon oxide film 6. is formed, and the polycrystalline silicon wiring layer 7 is covered with a silicon dioxide film 8. The height difference between the polycrystalline silicon wiring layer 7 including the silicon dioxide film 8 and the field silicon dioxide film 6 is usually about 8000 A, and the same is true for the polycrystalline silicon gate electrode 5. In order to smooth the step, a phosphor glass (PSG) layer 9 is formed on the entire surface with a thickness of about 1 μm.
When annealed in a nitrogen atmosphere at around 50° C., the phosphor glass layer is fluidized and the step portion is smoothed.

続いて、第2図bの如く、コンタクトホール10を該多
結晶シリコン配線層7上およびソース拡散層2上の所定
の位置に形成する。
Subsequently, as shown in FIG. 2B, contact holes 10 are formed at predetermined positions on the polycrystalline silicon wiring layer 7 and the source diffusion layer 2.

以上の製造工程は従来の製造方法と同様である。The above manufacturing process is similar to the conventional manufacturing method.

次に、第2図cの如く、全表面に多結晶シリコン層11
を約1200A前後形成した後、該多結晶シリコン層1
1を900℃のウェット酸素中で酸化し、約200Aの
二酸化硅素膜12を形成する。
Next, as shown in FIG. 2c, a polycrystalline silicon layer 11 is formed on the entire surface.
After forming the polycrystalline silicon layer 1 of about 1200A,
1 is oxidized in wet oxygen at 900° C. to form a silicon dioxide film 12 of about 200 A.

続いて、該二酸化硅素膜12上に厚さ500Aの窒化硅
素膜13を形成する。次いで、該コンタクトホール10
上にフォトレジスト膜14を設置し、これをマスクとし
て、プラズマエッチング法により、該窒化硅素膜13を
除去する。
Subsequently, a silicon nitride film 13 having a thickness of 500 Å is formed on the silicon dioxide film 12. Next, the contact hole 10
A photoresist film 14 is placed thereon, and using this as a mask, the silicon nitride film 13 is removed by plasma etching.

但し該窒化硅素膜13の下の該二酸化硅素膜12は、プ
ラズマエッチングレート差により残される。次に、第2
図dの如く、該フォトレジスト膜14を除去し、900
℃のウェット酸素雰囲気中で該多結晶シリコン層11を
すべて(表面だけでなく下まで)二酸化硅素膜15に変
換する。但し、該フォトレジスト14下の該窒化硅素膜
13の存在により、該窒化硅素膜13下の該多結晶シリ
コン層は、二酸化硅素膜に変換されることはない。続い
て、プラズマエッチング法により、残つている該窒化硅
素膜13を除去し、更に薄い二酸化硅素膜12を希釈弗
酸により除去することにより該コンタクトホール10の
部分の該多結晶シリコン層11の表面が露出される。
However, the silicon dioxide film 12 under the silicon nitride film 13 is left behind due to the difference in plasma etching rate. Next, the second
As shown in FIG. d, the photoresist film 14 is removed and
The entire polycrystalline silicon layer 11 (not only the surface but also the bottom) is converted into a silicon dioxide film 15 in a wet oxygen atmosphere at .degree. However, due to the presence of the silicon nitride film 13 under the photoresist 14, the polycrystalline silicon layer under the silicon nitride film 13 is not converted into a silicon dioxide film. Subsequently, the remaining silicon nitride film 13 is removed by plasma etching, and the thin silicon dioxide film 12 is further removed by diluted hydrofluoric acid, thereby removing the surface of the polycrystalline silicon layer 11 in the contact hole 10 portion. is exposed.

続いて、アルミ金属配線層16を形成する。Subsequently, an aluminum metal wiring layer 16 is formed.

本発明によれば次の利点が明らかである。すなわち、(
1) リンガラス層上に多結晶シリコン層が形成され、
更に該多結晶シリコン層が熱酸化による二酸化硅素膜に
変換されるため、従来の気相成長法による二酸化硅素膜
に比較し、著しく耐湿性効果に優れている。
According to the present invention, the following advantages are obvious. That is, (
1) A polycrystalline silicon layer is formed on the phosphorus glass layer,
Furthermore, since the polycrystalline silicon layer is converted into a silicon dioxide film by thermal oxidation, it has a significantly superior moisture resistance effect compared to a silicon dioxide film produced by conventional vapor phase growth.

(2) リンガラス層にコンタクトホールを形成した後
、多結晶シリコン層を形成し、かつ、コンタクトホール
には該多結晶シリコン層を残すと共に、コンタクトホー
ル以外をすべて二酸化硅素膜に変換する製造方法のため
、従来二度のコンタクトホール形成が必要とされ、その
際ピンホールの影響があつたが、本発明によれば、二度
目のコンタクトホール形成が不要であるので、ピンホー
ルの発生を減少させることができる。
(2) A manufacturing method of forming a polycrystalline silicon layer after forming a contact hole in a phosphorous glass layer, leaving the polycrystalline silicon layer in the contact hole, and converting everything other than the contact hole into a silicon dioxide film. Conventionally, it was necessary to form a contact hole twice, and the influence of pinholes occurred at that time, but according to the present invention, there is no need to form a second contact hole, so the occurrence of pinholes is reduced. can be done.

(3)コンタクトホールに多結晶シリコン層が存在する
ため、アルミ配線層のアロイ進行によるシリコン半導体
基板との短絡現象が少ない。(4)コンタクトホールが
形成され、多結晶シリコン層、二酸化硅素膜、更に窒化
硅素膜が形成された後、該コンタクトホール上の位置に
フォトレジスト膜を残す本発明の製造方法によれば、コ
ンタクトホールより大き目の寸法でフォトレジストを残
すことができ、従来の方法よりも目合せマージンの余裕
がある。
(3) Since the polycrystalline silicon layer is present in the contact hole, short-circuiting with the silicon semiconductor substrate due to alloying progress of the aluminum wiring layer is less likely. (4) According to the manufacturing method of the present invention, after a contact hole is formed and a polycrystalline silicon layer, a silicon dioxide film, and a silicon nitride film are formed, a photoresist film is left at a position above the contact hole. The photoresist can be left in a size larger than the hole, and there is more room for alignment margin than with conventional methods.

本発明によれば、前記の各利点が容易に達成でき、高密
度集積化が得られると共に、高耐湿性の半導体装置を得
ることができる。
According to the present invention, each of the above advantages can be easily achieved, high density integration can be obtained, and a semiconductor device with high moisture resistance can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の製造方法の一例を示す断面図、第2図は
本発明による製造方法の一実施例を示す断面図である。
FIG. 1 is a sectional view showing an example of a conventional manufacturing method, and FIG. 2 is a sectional view showing an embodiment of the manufacturing method according to the present invention.

Claims (1)

【特許請求の範囲】[Claims] 1 半導体基板を被覆する段差を有する第1の絶縁層上
に第1の配線層を形成する工程と、該第1の配線層を第
2の絶縁層で被覆した後、リンガラス層を形成し、加熱
して該リンガラス層をなだらかにする工程と、該基板上
および該第1の配線層上の所定の位置にコンタクトホー
ルを形成する工程と、全面に多結晶シリコン層を形成す
る工程と、該多結晶シリコン層の表面部分のみを薄く熱
酸化し、第1の二酸化硅素膜に変換する工程と、該コン
タクトホール上の該第1の二酸化硅素膜上に窒化硅素膜
を選択的に形成する工程と、該窒化硅素膜の下の部分を
除く該多結晶シリコン層をすべて第2の二酸化硅素膜に
変換する工程と、該窒化硅素膜およびその下の該第1の
二酸化硅素膜を除去して該多結晶シリコン層を露出する
工程と、該第2の二酸化硅素膜上および該多結晶シリコ
ン層上に導電性の配線を形成する工程を含むことを特徴
とする半導体装置の製造方法。
1. Forming a first wiring layer on a first insulating layer having a step covering a semiconductor substrate, and after covering the first wiring layer with a second insulating layer, forming a phosphor glass layer. , a step of smoothing the phosphor glass layer by heating, a step of forming contact holes at predetermined positions on the substrate and the first wiring layer, and a step of forming a polycrystalline silicon layer on the entire surface. , a step of thinly thermally oxidizing only the surface portion of the polycrystalline silicon layer to convert it into a first silicon dioxide film, and selectively forming a silicon nitride film on the first silicon dioxide film above the contact hole. converting all of the polycrystalline silicon layer except the portion under the silicon nitride film into a second silicon dioxide film; and removing the silicon nitride film and the first silicon dioxide film thereunder. A method for manufacturing a semiconductor device, comprising: exposing the polycrystalline silicon layer by exposing the polycrystalline silicon layer; and forming conductive wiring on the second silicon dioxide film and the polycrystalline silicon layer.
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