JPS6057658A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に高密度化された半導体装置に
おけるＭＯＳ （金属・酸化物・半導体）容量形成に適
用して有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a technique that is effective when applied to forming a MOS (metal-oxide-semiconductor) capacitor in a semiconductor device, particularly in a highly-densified semiconductor device.
ＩＣ，ＬＳＩ等の半導体集積回路′Ｆｉ置において回路
の一部として容量を形成する場合、シリコン半導体基体
とその表面の半導体酸化膜（Ｓ１０２）を利用したＭＯ
Ｓ容量が使われている。これまでの多くのＭＯＳ容量は
、第１図に示すようにＰ型シリコン基板（サブストレー
ト）ｌの上にｎ型２９３２層２をエピタキシャル成長さ
せ、このｎ型２９３２層２の表面の一部にｎｐｎトラン
ジスタのベース拡散を利用したＰ副領域３を形成し、こ
のＰ壁領域３０表面上に生成された酸化膜（ＳｉＯ７）
４の上にアルミニウム等からなる一方の金属電極Ａを設
けるとともに、Ｐ副領域３の一部に他の金属電極Ｂを設
けたもので、電極Ａ。When forming a capacitor as part of a circuit in a semiconductor integrated circuit such as an IC or LSI, an MO using a silicon semiconductor substrate and a semiconductor oxide film (S102) on its surface is used.
S capacity is used. Many conventional MOS capacitors have been developed by epitaxially growing an n-type 2932 layer 2 on a P-type silicon substrate (substrate) l, as shown in Fig. A P sub-region 3 is formed using transistor base diffusion, and an oxide film (SiO7) is formed on the surface of this P wall region 30.
4, one metal electrode A made of aluminum or the like is provided, and another metal electrode B is provided on a part of the P sub-region 3.
電極Ｂの間にＭＯＳ容量を得る。同図において５はコレ
クタ・コンタクト拡散を利用したｎ６型領域でこのｎ＋
型領領域５電極Ｃをコンタク１〜させて低電位を保持さ
せる。６はｎ型層２を他の領域から電気的に分離するた
めのｐ型拡散層よりなるアイソレーション部である。A MOS capacitor is obtained between electrodes B. In the figure, 5 is an n6 type region using collector contact diffusion.
The electrode C of the mold region 5 is brought into contact 1 to maintain a low potential. Reference numeral 6 denotes an isolation section made of a p-type diffusion layer for electrically isolating the n-type layer 2 from other regions.
本出願人は、在来のＩＣやＬＳＩにおけるアイソレーシ
ョンの占める面積が大きくなりがちになることにかんが
み、第２図に示すようにＵ形溝を併用したアイソレーシ
ョン部を有するＭＯＳ容量を開発した。同図において、
７はＵ形溝であり、このＵ形溝７とｐ型基体１との間に
Ｐ型拡散層を形成することにより、アイソレーション部
の横幅を／Ｉｓ ａ ＜ してＩＣ全体をｖ１１Ｍ化と
するものである。In view of the fact that isolation tends to occupy a large area in conventional ICs and LSIs, the applicant has developed a MOS capacitor that has an isolation section that uses a U-shaped groove as shown in Figure 2. . In the same figure,
7 is a U-shaped groove, and by forming a P-type diffusion layer between this U-shaped groove 7 and the p-type substrate 1, the width of the isolation part can be set to /Is a <, and the entire IC can be converted to v11M. It is something to do.
ところで第１図及び第２図で示した例ではいずＩｔもＭ
ＯＳ容量において、ｎｐｎトランジスタのペース表面」
二の酸化膜（Ｓ ｘｃ）ｚ ）と同等な膜厚の酸化膜を
絶縁膜として使用している。この酸化膜の膜厚が３００
０Ａと比較的厚いため、大きいＭＯＳ容量を得るために
はｐ型領域と電極Ａの面積を大きくとらざるを得ないと
いう問題点が生ずるということが本出願人によってあき
らがとされた。By the way, in the examples shown in FIGS. 1 and 2, It is also M.
In OS capacity, the pace surface of npn transistor
An oxide film having a thickness equivalent to that of the second oxide film (S xc)z ) is used as an insulating film. The thickness of this oxide film is 300
The applicant has found that the problem arises in that the p-type region and the electrode A must have a large area in order to obtain a large MOS capacitance because it is relatively thick at 0A.
本発明は上記した問題点を解決したものであって、その
目的とするところは、単位チップ占有面積当りの容量が
大きいＭＯＳ容量を提供することにある。The present invention solves the above-mentioned problems, and its purpose is to provide a MOS capacitor with a large capacitance per unit chip area.
本発明の前記ならびにそのほかの目的と、新規な特徴は
、本明１ＩＩＩ書の記述および添付図面よりあきらかに
なるであろう。The above-mentioned and other objects and novel features of the present invention will become clear from the description of the present invention and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を筒単に説明すれば、下記のとおりである。A brief summary of typical inventions disclosed in this application is as follows.
すなわち、表面に凹凸が形成された半導体爪体と、上記
凹凸表面に形成され絶縁膜と、絶縁膜上に設けられた電
極とからＭＯＳ容量を形成することにより、容量の実効
面積が大きくなり、前記発明の目的が達成できるもので
ある。That is, by forming a MOS capacitor from a semiconductor claw body having an uneven surface, an insulating film formed on the uneven surface, and an electrode provided on the insulating film, the effective area of the capacitor is increased. The above object of the invention can be achieved.
第３図乃至第１０図は本発明の一実施例であって、ＭＯ
Ｓ容量をその製造プロセスに従って下記の各工程に対応
する断面図等により示すもので゛ある。FIG. 3 to FIG. 10 show an embodiment of the present invention, in which the MO
The S capacitor is shown in cross-sectional views corresponding to the following steps according to its manufacturing process.
（１）第３図に示すように、Ｐ型Ｓｉ（シリコン）基体
（サブストレート）■を用意し、表面の一部にｎ９型埋
込層８のための高濃度ドナー（ヒ素（ｓｂ） 、アンチ
モン（Ａｓ）等）選択拡散を行った上に低濃度のドナー
をドープしたＳｉをエピタキシャル成長させてｎ型Ｓｊ
層２を形成する。このｎ型Ｓｉ層２の表面酸化により薄
い（９００±１０’ＯＡ）酸化膜（ＳｉＯ２）９を生成
し、さらにその上にＣＶＤ （気相化学堆積法）等によ
る５ｉｎ２を形成して厚さ７００±１００ＯＡのＣｖＤ
−８ｉＯ２膜１０を形成する。(1) As shown in FIG. 3, a P-type Si (silicon) substrate (2) is prepared, and a high concentration donor (arsenic (SB), N-type Sj is formed by epitaxially growing Si doped with a low concentration of donors after selective diffusion (antimony (As), etc.).
Form layer 2. A thin (900±10'OA) oxide film (SiO2) 9 is generated by surface oxidation of the n-type Si layer 2, and a 5in2 film is further formed on it by CVD (vapor phase chemical deposition) to a thickness of 700. CvD of ±100OA
-8iO2 film 10 is formed.
（２）＊ｈエツチングによ１Ｊｓｉｏ２膜９．ＣＶＤ−
８ｉＯ２膜１０を窓開してマスクをつくり、ｎ型Ｓｉ層
２のホ１〜エッチを行って第４図に示すように深さ０．
８〜１．０μｍの溝１１を形成する。(2) 1Jsio2 film by *h etching 9. CVD-
A mask is made by opening the 8iO2 film 10, and the n-type Si layer 2 is etched to a depth of 0.8i as shown in FIG.
A groove 11 of 8 to 1.0 μm is formed.
このホトエッチを行うにあたっては、例えばＳｉ基体に
その結晶面をあらかじめ特定（例えば（１１０）面）し
たものを選び、Ｋ ＯＨなどのアルカリエッチを行う。To carry out this photoetching, for example, a Si substrate whose crystal plane has been specified in advance (for example, (110) plane) is selected, and alkali etching such as KOH is performed.
そのため横方向の面積をとらず比較的急峻な斜面を持つ
溝１１が形成できる。Therefore, a groove 11 having a relatively steep slope can be formed without taking up a large area in the lateral direction.
（３）このあと露出したＳｉの表面酸化を行って溝１１
内面に酸化膜（Ｓ１０□）１２を形成した後、第５図に
示すようにホトレジスｌ”１４ａをマスクドして、アク
セプタ（ボロン（Ｂ）等）を溝の下面の酸化膜を通して
その直下の５ｉＪ５２にイオン打込み（２，５Ｘ Ｌ
Ｏ”ｃ＋ｎ ２）する。(3) After this, the surface of the exposed Si is oxidized to form the groove 11.
After forming an oxide film (S10□) 12 on the inner surface, as shown in FIG. Ion implantation (2.5X L
O”c+n 2).
（４） ５ｉｎ２１１Ａ９，１２ＣＶＤ−８ｉｎ、、膜
１０ホトレジスト１４ａをエッチして取り除き、アクセ
プタを拡散することにより、第６図に示すように溝１１
とＰ−型基板１とのｒＩＪｌにアイソレーションＰ型層
１３を形成する。このとき表面に熱生成５ｉｎ２膜９ａ
ができる。(4) By etching and removing the photoresist 14a of the film 10 and diffusing the acceptor, the groove 11 is formed as shown in FIG.
An isolation P-type layer 13 is formed at rIJl between the P-type substrate 1 and the P-type substrate 1. At this time, a heat generated 5in2 film 9a is formed on the surface.
I can do it.
第６図は溝１１を複数の平行な＞ＩＩＳ！とじて形成し
た場合を斜視図で示したものであるが、これらの溝は第
７図に斜視図で示すように複数の平行の溝をＸＹ方向に
ならべて交差されることにより小凹凸を全面に形成した
ものであってもよい。FIG. 6 shows grooves 11 arranged in parallel >IIS! The perspective view shows a case in which the grooves are formed by closing the grooves.As shown in the perspective view in Fig. 7, these grooves are formed by arranging multiple parallel grooves in the XY direction and intersecting them to completely eliminate small irregularities on the entire surface. It may be formed as follows.
（５）この後、第８図に示すように凹凸表面の一部に形
成したホトレジストマスク１４を介してアクセプタ（Ｂ
）をイオン打込み・拡散（２７×１０１４ｃｍ２． ｎ
ｐ ｎ ｈランジスタのベース拡散）を行うことによ
りＰ型拡散領域１５を形成する。(5) After this, as shown in FIG. 8, the acceptor (B
) by ion implantation and diffusion (27×1014cm2.n
A P-type diffusion region 15 is formed by performing base diffusion of a pnh transistor.
（６）新たに形成したホトレジストマスク１６を介して
高濃度ドナー（Ａｓ）をイオン打込み・拡散（５Ｘ１０
”−２ｋｇ、ｎｐｎトランジスタのエミッタ拡散）行う
ことにより第９図に示すようにｎ ｊ型頭域１７を形成
する。(6) Ion implantation and diffusion of high concentration donors (As) through the newly formed photoresist mask 16 (5X10
By carrying out the emitter diffusion of an npn transistor), an nj type head region 17 is formed as shown in FIG.
（７）表面の酸化膜（Ｓｉｎ２）９ａに対してコンタク
トホトエッチを行った後、アルミニウムを蒸着、パター
ニングエッチして第１０図に示すようにアルミニウム電
極１８を形成する。これらアルミニウム電極のうち、Ａ
とＢはＭＯ８容量の対向電極となり、Ｃは低電位に接続
してＰ壁領域の電位を安定化する。(7) After contact photoetching is performed on the oxide film (Sin2) 9a on the surface, aluminum is vapor deposited and patterned and etched to form an aluminum electrode 18 as shown in FIG. Among these aluminum electrodes, A
and B serve as opposing electrodes of the MO8 capacitor, and C is connected to a low potential to stabilize the potential of the P wall region.
第１１図は本発明による一実施例であって、一つの半導
体基体上に形成されたＭＯ８容量とｎｐｎ ｌ・ランジ
スタの形態を断面図により示すものである。同図におい
て、ＭＯ３容量側は第１０図と共通の構成部分に同一の
指示記号が用いられている。ｎ ｐ ｎ ）ランジスタ
側において、１９はコレクタ取出し部であって、ＳｉＯ
□膜９ａの一部をエツチングして段下げした部分に高濃
度ドナー拡・散により表面からｎ′″型埋込層８に接続
するｎ”ｌ拡散領域２１を形成したものである。次にｒ
ビ型拡散領域２１上の５ｉｎ２膜９ａをエッチしてアル
ミニウムよりなるコレクタ電極Ｃ１が接続する。FIG. 11 shows one embodiment of the present invention, which is a sectional view showing the form of an MO8 capacitor and an npn l transistor formed on one semiconductor substrate. In the same figure, on the MO3 capacity side, the same designation symbols are used for the same components as in FIG. 10. n p n ) On the transistor side, 19 is a collector take-out part, and SiO
□An n''l diffusion region 21 connected to the n'' type buried layer 8 from the surface is formed by etching a part of the film 9a and lowering the step by high-concentration donor diffusion. Then r
The 5in2 film 9a on the vi-type diffusion region 21 is etched to connect the collector electrode C1 made of aluminum.
２０はＰ型拡散領域よりなるベース領域、２１はｎ＋＋
拡散領域よりなるエミッタ領域であり。20 is a base region made of a P-type diffusion region, 21 is an n++
It is an emitter region consisting of a diffusion region.
それぞれにベース電極Ｂｌ、エミッタ電極Ｅ１がそれぞ
れ接続する。A base electrode Bl and an emitter electrode E1 are connected to each of them.
以上実施例で述べた本発明によＩＬば下記のように効果
が得られる。According to the present invention described in the above embodiments, the following effects can be obtained by IL.
（１）ＭＯ８容量の形成される面に凹凸を形成すること
により、ＭＯ８容量の実効面積が増加し、容量値大きく
できる。（２）、（１）よりＭＯ３容量のチップ上の占
有面積を小さくすることができることより、ＩＣ全体の
集積度が向上する。(1) By forming irregularities on the surface on which the MO8 capacitor is formed, the effective area of the MO8 capacitor increases and the capacitance value can be increased. (2) From (1), since the area occupied by the MO3 capacitor on the chip can be reduced, the degree of integration of the entire IC is improved.
（２）凹凸形成のための部分的エツチングは、アイソレ
ーション部やトランジスタ段下げコレクタを形成する場
合のエツチングプロセスと共用することより、特に工程
を増加することなく、容量値の大きなＭＯ５容量を実現
できる。(2) Partial etching for forming unevenness can be used in common with the etching process for forming the isolation section and the stepped collector of the transistor, thereby realizing MO5 capacitance with a large capacitance value without increasing the number of steps. can.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体装置の容量形
成技術に適用した場合について説明したがそオしに限定
されるものではなく、たとえば素子としての容量形成技
術形成にも適用できる。The above explanation has mainly been about the case where the invention made by the present inventor is applied to the capacitance forming technology of semiconductor devices, which is the background field of application, but it is not limited to that. It can also be applied to capacitance formation technology formation.
特に本発明はシリコン部分エッチ工程を有するバイポー
ラＩＣ１特にＩ２Ｌを有するＩＣに適用して有効である
。In particular, the present invention is effective when applied to bipolar ICs 1 having a silicon partial etch process, particularly ICs having I2L.
第１図及び第２図はこれまでのＭＯ８容量装置の例を示
す断面図である。
第３図乃至第１０図は本発明の一実施例であって、ＭＯ
３容量を製造プロセスの工程図により示し、このうち、
第３図〜第５図、第８図〜第１０図は断面図、第６図及
び第７図は正面断面斜視図である。
第１１図は本発明の他の一実施例であって、−基板上に
形成されたＭＯ８容量とｎｐｎｌ−ランジスタの断面図
である。
１・・・Ｐ型Ｓｉ基体、２・・・エピタキシャルｎ型Ｓ
ｉ層、３・・・Ｐ型拡散層、４・・・絶縁膜（Ｓｉｏ２
）、５・・・ｎ＋型型数散層６・・・アイソレーション
Ｐ型層、７・・・凹部（溝部）、８・・・ｎ′″型埋込
層、９，９ａ−Ｓ ｉ’ｏ ２！膜、ＩＯ・・ＣｖＤ−
Ｓｉｎ７層、ｌｉ−・溝部（四部）１２・・・５ｉ０２
層、１３・・・アイイ５レージ玉ンｐ型層、１４ａ、Ｌ
４ｂ・・ホトレジストマスク、１５・・・Ｐ型拡散領域
、１６・・・ホトレジストマスク、１７・・・ｎ９型拡
散層、１８・・アルミニウム電極。
第 １ 図
第 ２ 図
第 ３ 図FIGS. 1 and 2 are cross-sectional views showing examples of conventional MO8 capacitors. FIG. 3 to FIG. 10 show an embodiment of the present invention, in which the MO
3 capacities are shown in the process diagram of the manufacturing process, among which:
3 to 5 and 8 to 10 are sectional views, and FIGS. 6 and 7 are front sectional perspective views. FIG. 11 shows another embodiment of the present invention, and is a sectional view of an MO8 capacitor and an npnl transistor formed on a substrate. 1...P-type Si substrate, 2...epitaxial n-type S
i layer, 3... P type diffusion layer, 4... insulating film (Sio2
), 5... n+ type scattering layer 6... isolation P type layer, 7... recess (groove), 8... n''' type buried layer, 9, 9a-S i' o 2! Membrane, IO...CvD-
Sin7 layer, li- groove part (four parts) 12...5i02
Layer, 13...Aii 5 range ball p type layer, 14a, L
4b... Photoresist mask, 15... P type diffusion region, 16... Photoresist mask, 17... N9 type diffusion layer, 18... Aluminum electrode. Figure 1 Figure 2 Figure 3
Claims (1)
面に形成され絶縁膜と、絶縁膜上に設けられた電極とに
よって柵成される容量を具備することを特徴とする半導
体装置。 ２、上記凹凸は複数の平行な溝として形成されたもので
ある特許請求の範囲第１項に記載の半導体装置。 ３、上記凹凸は複数の平行な溝を交差させて形成したも
のである特許請求の範囲第１項に記載の半導体装置。[Scope of Claims] 10 The semiconductor substrate is characterized by comprising a capacitor formed by a semiconductor substrate having an uneven surface, an insulating film formed on the uneven surface, and an electrode provided on the insulating film. semiconductor devices. 2. The semiconductor device according to claim 1, wherein the unevenness is formed as a plurality of parallel grooves. 3. The semiconductor device according to claim 1, wherein the unevenness is formed by intersecting a plurality of parallel grooves.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497183A JPS6057658A (en) | 1983-09-09 | 1983-09-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16497183A JPS6057658A (en) | 1983-09-09 | 1983-09-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057658A true JPS6057658A (en) | 1985-04-03 |
Family
ID=15803356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16497183A Pending JPS6057658A (en) | 1983-09-09 | 1983-09-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057658A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170874A (en) * | 1987-01-07 | 1988-07-14 | 古河電気工業株式会社 | Method of inserting terminal into connector housing |
-
1983
- 1983-09-09 JP JP16497183A patent/JPS6057658A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170874A (en) * | 1987-01-07 | 1988-07-14 | 古河電気工業株式会社 | Method of inserting terminal into connector housing |
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