JPS6055860B2 - インタ−フエイス・バス拡張装置 - Google Patents
インタ−フエイス・バス拡張装置Info
- Publication number
- JPS6055860B2 JPS6055860B2 JP56065408A JP6540881A JPS6055860B2 JP S6055860 B2 JPS6055860 B2 JP S6055860B2 JP 56065408 A JP56065408 A JP 56065408A JP 6540881 A JP6540881 A JP 6540881A JP S6055860 B2 JPS6055860 B2 JP S6055860B2
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- JP
- Japan
- Prior art keywords
- bus
- data
- signal
- line
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
Description
【発明の詳細な説明】
本発明は、離れた位置にあるインターフェイス・バスを
相互に結合し、もつて全体として一つのシステムを完成
させるインターフェイス・バス拡張装置に関する。
相互に結合し、もつて全体として一つのシステムを完成
させるインターフェイス・バス拡張装置に関する。
一本のバス・ライン上に複数のデバイスを接続する非同
期システムとして、特許第９２０３５訝「データ伝送装
置」が知られている。
期システムとして、特許第９２０３５訝「データ伝送装
置」が知られている。
かかる特許の内容は既にＩＥＥＥスタンダード４８８−
１９７５「プログラマブル測定器用ディジタル●インタ
ーフェイス」に採用され、多くの計測制御システムに利
用されている。前記非同期システムの利点として （１）システム速度は低速のデバイスに従う。
１９７５「プログラマブル測定器用ディジタル●インタ
ーフェイス」に採用され、多くの計測制御システムに利
用されている。前記非同期システムの利点として （１）システム速度は低速のデバイスに従う。
（２）最適なシステム構成とするため、データコード（
アドレス等）、データレート、データ通路を自由に変更
できる。（３）ＡＳＣＩＩ（ＡｍｅｒｉｃａｎＳｔａｎ
ｄａｒｄＣＯｄｅｆＯｒＩｎｆＯｒｍａｔｉＯｎＩｎｔ
ｅｒｃｈａｎｇｅ）コードの採用により、プログラミン
グが非常に簡単である。（４）１つのデバイス（話し手
）から複数のデバイス（聞き手）へ直接データを転送す
ることができる。
アドレス等）、データレート、データ通路を自由に変更
できる。（３）ＡＳＣＩＩ（ＡｍｅｒｉｃａｎＳｔａｎ
ｄａｒｄＣＯｄｅｆＯｒＩｎｆＯｒｍａｔｉＯｎＩｎｔ
ｅｒｃｈａｎｇｅ）コードの採用により、プログラミン
グが非常に簡単である。（４）１つのデバイス（話し手
）から複数のデバイス（聞き手）へ直接データを転送す
ることができる。
このため、メッセージ通路が少くてすみ、システム全体
の速度を上げることが可能である。しかし上記システム
は１本のバス・ライン上に最大１５までのデバイスしか
接続できず、更にバス・ラインの全長が２０ｒｒＬ，以
下でなければならないという欠点を有している。
の速度を上げることが可能である。しかし上記システム
は１本のバス・ライン上に最大１５までのデバイスしか
接続できず、更にバス・ラインの全長が２０ｒｒＬ，以
下でなければならないという欠点を有している。
殊に２本のバス・ラインが遠隔地に配置されている場合
などにおいては、何らかの解決策が必要とされる。上記
問題を解決するため、ヒユーレツト・パツカード●ジャ
ーナル１９７ｇｊＶ．８月号第２６ページないし第３２
ページには、モデムを介して電話線を利用できるエクス
テンダが示されている。
などにおいては、何らかの解決策が必要とされる。上記
問題を解決するため、ヒユーレツト・パツカード●ジャ
ーナル１９７ｇｊＶ．８月号第２６ページないし第３２
ページには、モデムを介して電話線を利用できるエクス
テンダが示されている。
しかし前記エクステンダのアルゴリズムは非常に複雑で
あり、製造コストも大となる。しかもローカル使用に際
して、多数のデバイスを連続的に接続するといつた用途
には不向きである。また前記エクステンダにはトランシ
ツト●ストレージ（Ｔｒａｎｓｉｔｓｔｒａｇｅ）が備
えられているため、いわゆるブロック転送が行われてい
る。そこで、より簡単な構成により、単なる「コネ．ク
タ」としてバスとバスを接続するための装置が望まれる
。
あり、製造コストも大となる。しかもローカル使用に際
して、多数のデバイスを連続的に接続するといつた用途
には不向きである。また前記エクステンダにはトランシ
ツト●ストレージ（Ｔｒａｎｓｉｔｓｔｒａｇｅ）が備
えられているため、いわゆるブロック転送が行われてい
る。そこで、より簡単な構成により、単なる「コネ．ク
タ」としてバスとバスを接続するための装置が望まれる
。
よつて本発明の目的は、同軸ケーブル又は光ファイバを
用いてインターフェイス・バス相互間を連結するため、
簡便なインターフェイス・バス拡一張装置を提供せんと
するものである。
用いてインターフェイス・バス相互間を連結するため、
簡便なインターフェイス・バス拡一張装置を提供せんと
するものである。
本発明に係る装置は複数バイトのストレージを備えてお
らず、ローカル用及びリモート用の各インターフェイス
・バスに通常のデバイスとして接続される。
らず、ローカル用及びリモート用の各インターフェイス
・バスに通常のデバイスとして接続される。
即ちインターフェイス・バスから当該装置を見ると、単
なる聞き手又は話し手（データ送出源）として認識され
るにすぎない。よつて特別なプログラミングを必要とす
ることなく、システムの拡張が可能となる。以下、図面
を用いて本発明を詳述する。
なる聞き手又は話し手（データ送出源）として認識され
るにすぎない。よつて特別なプログラミングを必要とす
ることなく、システムの拡張が可能となる。以下、図面
を用いて本発明を詳述する。
第１図及び第２図はＩＥＥＥスタンダード４８８−１９
７５（１９７８）に述べられているハンドシェイク（Ｈ
ａｎｄｓｈａｋｅ）機能を説明したブロック及びタイ）
ミング図である。
７５（１９７８）に述べられているハンドシェイク（Ｈ
ａｎｄｓｈａｋｅ）機能を説明したブロック及びタイ）
ミング図である。
本願発明の理解を容易にするため、ます第１図に示した
通常のインターフェイス●バス●システムについて、そ
の動作概略を説明する。
通常のインターフェイス●バス●システムについて、そ
の動作概略を説明する。
データ・ソース（話し手）２と複数のアクセプタ（聞き
・手）４，６，８の間には３本のハンド●シェイク・ラ
イン１０及び８本のデータ・ライン１２が接続されてい
る。このハンド・シエイクライン１０及びデータ・ライ
ン１２を一体としてインターフェイス・バス又はバスと
呼ぶことがある。ハンドシェイク●ライン１０は３種の
制御信号ＤＡＶ．ｓＮＲＦＤ，．ＮＤＡＣを伝送する。
・手）４，６，８の間には３本のハンド●シェイク・ラ
イン１０及び８本のデータ・ライン１２が接続されてい
る。このハンド・シエイクライン１０及びデータ・ライ
ン１２を一体としてインターフェイス・バス又はバスと
呼ぶことがある。ハンドシェイク●ライン１０は３種の
制御信号ＤＡＶ．ｓＮＲＦＤ，．ＮＤＡＣを伝送する。
データ●ライン１２は８種のデータ信号ＤＩＯｌないし
ＤＩＯ８を伝送する。なお説明の都合上、その他の信号
線は省略してある。第２図に示したタイミング図は、デ
ータ●ソース２からアクセプタ４，６，８へ１バイトを
送信する場合のシーケンスを示したタイミング図である
。
ＤＩＯ８を伝送する。なお説明の都合上、その他の信号
線は省略してある。第２図に示したタイミング図は、デ
ータ●ソース２からアクセプタ４，６，８へ１バイトを
送信する場合のシーケンスを示したタイミング図である
。
図の右方に示されたＴは論理「正」（ＴＲＵＥ）を意味
し、Ｆは論理「偽」（ＦＡＬＳＥ）を意味する。
し、Ｆは論理「偽」（ＦＡＬＳＥ）を意味する。
以下、本明細書及び図面において上記Ｔ又はＦの略号を
用いていく。データ有効信号ＤＡＶ（ＤａｔａＶａｌｌ
ｄ）は、データ信号Ｄ■０１ないしＤ■０８の信号が有
効てあるか否かを表わす。即ちＤＡ■がＴのときのみデ
ータ信号が有効（ＤａｔａＶａｌｌｄ）であり、アクセ
プタ４，６，８はデータ信号を受信することができる。
また受信準備未了信号ＮＲＦＤ（ＮＯｔＲｅａｄｙｆＯ
ｒＤａｔａ）がＴの場合は、アクセプタ４，６，８のう
ち少くとも１個が受信準備未了の状態にあることを示す
。従ってＮＲＦＤがＦのとき、全てのアクセプタが受信
準備を完了（ＲｅａｄｙｆＯｒＤａｔａ）していること
を示す。更に受信未了信号ＮＤＡＣ（ＮＯｔＤａｔａＡ
ｃｃｅｐｔｅｄ）がＴの場合は、アクセプタ４，６，８
のうち少くとも１個が未だデータ信号ＤＩＯｌ〜？？奔
？？（？′；；′ｅ！種＊？；？夕によつて受信された
（ＤａｔａＡｃｃｅｐｔｅｄ）ことを示す。
用いていく。データ有効信号ＤＡＶ（ＤａｔａＶａｌｌ
ｄ）は、データ信号Ｄ■０１ないしＤ■０８の信号が有
効てあるか否かを表わす。即ちＤＡ■がＴのときのみデ
ータ信号が有効（ＤａｔａＶａｌｌｄ）であり、アクセ
プタ４，６，８はデータ信号を受信することができる。
また受信準備未了信号ＮＲＦＤ（ＮＯｔＲｅａｄｙｆＯ
ｒＤａｔａ）がＴの場合は、アクセプタ４，６，８のう
ち少くとも１個が受信準備未了の状態にあることを示す
。従ってＮＲＦＤがＦのとき、全てのアクセプタが受信
準備を完了（ＲｅａｄｙｆＯｒＤａｔａ）していること
を示す。更に受信未了信号ＮＤＡＣ（ＮＯｔＤａｔａＡ
ｃｃｅｐｔｅｄ）がＴの場合は、アクセプタ４，６，８
のうち少くとも１個が未だデータ信号ＤＩＯｌ〜？？奔
？？（？′；；′ｅ！種＊？；？夕によつて受信された
（ＤａｔａＡｃｃｅｐｔｅｄ）ことを示す。
以上の制御信号と電気的信号レベルとの関係は、次に示
す表の通りとなる。但し一（バー）は論理の反転を意味
する。第２図に示す時亥！ＲＩ′Ａにおいて、ＮＲＦＤ
はＦとなる。
す表の通りとなる。但し一（バー）は論理の反転を意味
する。第２図に示す時亥！ＲＩ′Ａにおいて、ＮＲＦＤ
はＦとなる。
即ち全てのアクセプタが受信準備状態に入つたことを示
す。よつてデータ信号ＤＩＯｌ〜ＤＩＯ８がデータ・ラ
イン１２（第１図参照）に生じた後（ΔＴｄ経過後）、
時刻ＴＢにおいて、ＤＡＶはＴとなる。そして時亥！Ｒ
ｒｃにおいて最も応答の早いアクセプタがデータ信号Ｄ
ＩＯｌ〜８を受信すると、該アクセプタはＮＲＦＤを再
びＴに戻す。このことにより、全てのアクセプタはもは
や受信準備状態にないことが示される。このとき各アク
セプタは、それぞれの速度をもつて、データ信号を受信
している最中てある。そして時亥！ＪＴＤにおいて全て
のアクセプタが受信を完了すると、ＮＤＡＣはＦとなる
。その後、時亥！ＪＴＥにおいてＤＡＶはＦとなり、デ
ータはもはや有効でないことが示される。ＤＡＶがＦと
なると、あるアクセプタが時刻ＴＦにおいてＮＡＤＣを
Ｔに戻す。第３図は、本発明の一実施例によるインター
フェイス・バス拡張装置と第１図に示したバス・システ
ムとの接続を説明したブロック図である。
す。よつてデータ信号ＤＩＯｌ〜ＤＩＯ８がデータ・ラ
イン１２（第１図参照）に生じた後（ΔＴｄ経過後）、
時刻ＴＢにおいて、ＤＡＶはＴとなる。そして時亥！Ｒ
ｒｃにおいて最も応答の早いアクセプタがデータ信号Ｄ
ＩＯｌ〜８を受信すると、該アクセプタはＮＲＦＤを再
びＴに戻す。このことにより、全てのアクセプタはもは
や受信準備状態にないことが示される。このとき各アク
セプタは、それぞれの速度をもつて、データ信号を受信
している最中てある。そして時亥！ＪＴＤにおいて全て
のアクセプタが受信を完了すると、ＮＤＡＣはＦとなる
。その後、時亥！ＪＴＥにおいてＤＡＶはＦとなり、デ
ータはもはや有効でないことが示される。ＤＡＶがＦと
なると、あるアクセプタが時刻ＴＦにおいてＮＡＤＣを
Ｔに戻す。第３図は、本発明の一実施例によるインター
フェイス・バス拡張装置と第１図に示したバス・システ
ムとの接続を説明したブロック図である。
本発明に係るバス拡張装置は第１エクステンダＥ１、第
２エクステンダＥ２、同軸ケーブル（又は光ファイバ）
２１から成る。そしてエクステンダＥ１は、通常のデバ
イスと同様、インターフェイス・サブ・バスＢ１に接続
されている。サブ・バスＢ１にはその他、デバイスＤｌ
，Ｄ２，Ｄ３も接続されており、全体としてサブ・シス
テムＳ１を構成する。同様にサブ・バスＢ２にはエクス
テンダＥ２及びデバイスＤ４，Ｄ５が接続されており、
全体としてサブ・システムＳ２を構成する。ここでサブ
●システムＳ１は近隣地（ローカル）に配置されており
、サブ・システムＳ２は遠隔地（リモート）に配置され
ている。なお各デバイスＤ１〜Ｄ５とサブ・バスＢｌ，
Ｂ２はそれぞれ標準インターフェイスＩを介して接続さ
れている。ここでデバイスとは包括的な名称であつて、
各種の計測器、コントローラ、コンピュータ等を包む概
念である。エクステンダＥ１及びＥ２は双方向性の通信
能力を有するが、第３図においては説明の都合上、デバ
イスＤ１から発せられたデータを他のデバイスＤ２〜Ｄ
５が受信する場合のみを表わしている（逆方向へのデー
タ転送原理及びデータ転送バスは全く同じである）。エ
クステンダＥ１に関する制御信号ＤＡＶｌ、ＮＲＦＤｌ
、ＮＤＡＣｌ及びデータ信号１ＤＩ０１〜８はそれぞれ
第２図に示した信号ＤＡ■、ＮＲＦＤｌＮＤＡＣ及びデ
ータ信号ＤＩＯｌ〜８に対応する。
２エクステンダＥ２、同軸ケーブル（又は光ファイバ）
２１から成る。そしてエクステンダＥ１は、通常のデバ
イスと同様、インターフェイス・サブ・バスＢ１に接続
されている。サブ・バスＢ１にはその他、デバイスＤｌ
，Ｄ２，Ｄ３も接続されており、全体としてサブ・シス
テムＳ１を構成する。同様にサブ・バスＢ２にはエクス
テンダＥ２及びデバイスＤ４，Ｄ５が接続されており、
全体としてサブ・システムＳ２を構成する。ここでサブ
●システムＳ１は近隣地（ローカル）に配置されており
、サブ・システムＳ２は遠隔地（リモート）に配置され
ている。なお各デバイスＤ１〜Ｄ５とサブ・バスＢｌ，
Ｂ２はそれぞれ標準インターフェイスＩを介して接続さ
れている。ここでデバイスとは包括的な名称であつて、
各種の計測器、コントローラ、コンピュータ等を包む概
念である。エクステンダＥ１及びＥ２は双方向性の通信
能力を有するが、第３図においては説明の都合上、デバ
イスＤ１から発せられたデータを他のデバイスＤ２〜Ｄ
５が受信する場合のみを表わしている（逆方向へのデー
タ転送原理及びデータ転送バスは全く同じである）。エ
クステンダＥ１に関する制御信号ＤＡＶｌ、ＮＲＦＤｌ
、ＮＤＡＣｌ及びデータ信号１ＤＩ０１〜８はそれぞれ
第２図に示した信号ＤＡ■、ＮＲＦＤｌＮＤＡＣ及びデ
ータ信号ＤＩＯｌ〜８に対応する。
エクステンダＥ２に関する制御信号ＤＡＶ２、ＮＲＦＤ
２、ＮＤＡＣ２及びデータ信号２ＤＩ０１〜８について
も同様である。サブ・バスＢ１及びＢ２にそれぞれ接続
されているエクステンダＥ１及びＥ２は他のデバイスＤ
１〜Ｄ５と何ら異ることのない動作を行うため、サブ●
バスＢｌ，Ｂ２から見た場合、エクステンダＥｌ，Ｅ２
と他のデバイスを区別することはできない。しかし後に
説明する如く、エクステンダＥｌ，Ｅ２間にはデータ転
送が行われ、しかも転送路には何らトランシツト●スト
レージ（Ｔｒａｎｓｉｔｓｔｒａ？）が存在しないので
ある。実際の動作においてエクステンダＥ１及びＥ２は
一対として動作する。
２、ＮＤＡＣ２及びデータ信号２ＤＩ０１〜８について
も同様である。サブ・バスＢ１及びＢ２にそれぞれ接続
されているエクステンダＥ１及びＥ２は他のデバイスＤ
１〜Ｄ５と何ら異ることのない動作を行うため、サブ●
バスＢｌ，Ｂ２から見た場合、エクステンダＥｌ，Ｅ２
と他のデバイスを区別することはできない。しかし後に
説明する如く、エクステンダＥｌ，Ｅ２間にはデータ転
送が行われ、しかも転送路には何らトランシツト●スト
レージ（Ｔｒａｎｓｉｔｓｔｒａ？）が存在しないので
ある。実際の動作においてエクステンダＥ１及びＥ２は
一対として動作する。
サブ・バスＢ１に接続されているエクステンダＥ１の一
部をＲＨＭ（ＲｅｃｅｉｖｅＨａｎｄｓｈａｋｅＭａｃ
ｈｉｒ）ｅ）、サブ●バスＢ２に接続されているエクス
テンダＥ２の一部を．ＴＨＭ（ＴｒａｎｓｍｉｔＨａｎ
ｄｓｈａｋｅＭａｃｈｉｒ）ｅ）と呼ぶ。
部をＲＨＭ（ＲｅｃｅｉｖｅＨａｎｄｓｈａｋｅＭａｃ
ｈｉｒ）ｅ）、サブ●バスＢ２に接続されているエクス
テンダＥ２の一部を．ＴＨＭ（ＴｒａｎｓｍｉｔＨａｎ
ｄｓｈａｋｅＭａｃｈｉｒ）ｅ）と呼ぶ。
またエクステンダＥ１とＥ２の間には各種論理情報を伝
達するための通信ケーブル２１が接続されている。通信
ケーブル２１として、同軸ケーブル又は光ファイバなど
が用いられる。通信ケー）ブル２１により伝送される信
号としては、８種のデータ信号（ＤＩＯｌ〜８に相当す
る）、ＲＨＭからＨＴＨＭへ送られるバイト受信命令信
号Ｔｒｌｂ（ＴａｋｅＮｅｗＢｙｔｅ）、ＴＨＭから鼾
■へ送られるバイト受信準備完了信号Ｒｒｌｂ（Ｒｅａ
ｄｙｆＯｒＮｅｗＢｙｔｅ）がある。前記ＴｒｌｂがＴ
のときは新たなバイト・データが有効であることを示す
受信命令であり、ＴｎｂがＦのとき（ＤＯｎ３ｔＴａｋ
ｅＮｅｗＢｙｔｅ）はかかる受信命令を意味しない。ま
た前記ＲｎｂがＴのときのみバイトの受信準備がなされ
ており、ＭｂがＦのとき（ＮＯｔＲｅａｄｙｆＯｒＮｅ
ｗＢｙｔｅ）は受信準備状態にないことを意味する。こ
れら信号と電気的信号レベルとの関係は次に示す表の通
りである。第４図は、第３図に示した装置のハンドシェ
イク動作を説明したタイミング図である。
達するための通信ケーブル２１が接続されている。通信
ケーブル２１として、同軸ケーブル又は光ファイバなど
が用いられる。通信ケー）ブル２１により伝送される信
号としては、８種のデータ信号（ＤＩＯｌ〜８に相当す
る）、ＲＨＭからＨＴＨＭへ送られるバイト受信命令信
号Ｔｒｌｂ（ＴａｋｅＮｅｗＢｙｔｅ）、ＴＨＭから鼾
■へ送られるバイト受信準備完了信号Ｒｒｌｂ（Ｒｅａ
ｄｙｆＯｒＮｅｗＢｙｔｅ）がある。前記ＴｒｌｂがＴ
のときは新たなバイト・データが有効であることを示す
受信命令であり、ＴｎｂがＦのとき（ＤＯｎ３ｔＴａｋ
ｅＮｅｗＢｙｔｅ）はかかる受信命令を意味しない。ま
た前記ＲｎｂがＴのときのみバイトの受信準備がなされ
ており、ＭｂがＦのとき（ＮＯｔＲｅａｄｙｆＯｒＮｅ
ｗＢｙｔｅ）は受信準備状態にないことを意味する。こ
れら信号と電気的信号レベルとの関係は次に示す表の通
りである。第４図は、第３図に示した装置のハンドシェ
イク動作を説明したタイミング図である。
以下本図を用いて、バイト転送が行われる過程（何らト
ランシツト・ストレージを必要としない）を説明する。
殊にハンドシェイク制御信号ＤＡ■１、ＮＲＦＤｌ、Ｎ
ＤＡＣｌ及びＤＡＶ２、ＮＲＦＤ２、ＮＤＡＣ２の発生
順序が第２図に示したタイミングと同じであることに注
目されたい。複数のデータ・バイトを転送せんとする場
合には、第４図に示したシーケンスが複数回繰返される
。
ランシツト・ストレージを必要としない）を説明する。
殊にハンドシェイク制御信号ＤＡ■１、ＮＲＦＤｌ、Ｎ
ＤＡＣｌ及びＤＡＶ２、ＮＲＦＤ２、ＮＤＡＣ２の発生
順序が第２図に示したタイミングと同じであることに注
目されたい。複数のデータ・バイトを転送せんとする場
合には、第４図に示したシーケンスが複数回繰返される
。
第４図はその１サイクルを示したにすぎない。第３図に
おいて述べた如く、デバイスＤ１からデータが発せられ
ているという仮定の下に本実施例を説明していく。従つ
てデバイスＤ１と他のデバイスＤ２，Ｄ３及びエクステ
ンダＥ１の関係は、第２図に示したハンドシェイク動作
の示す通りである。即ちデバイスＤ１の発する信号ＤＡ
Ｖｌに応答して、他のデバイスＤ２，Ｄ３及びＲＨＭは
ＮＲＦＤｌ及びＮＤＡＣｌを発する。同様に、ＴＨｒｌ
−４はＤＡＶ２を発すると共にＮＲＦＤ２及び．ＮＤＡ
Ｃ２に応答する。サブ・バスＢ２に接続されている他の
デバイスＤ４，Ｄ５はＤＡＶ２に応答し、ＮＲＦＤ２及
びＮＤＡＣ２を発する。第４図に示されている時刻Ｔ１
ないしＴｌ２は単に説明の都合上便宜的に記載したにす
ぎず、実際その間隔は不均一である。
おいて述べた如く、デバイスＤ１からデータが発せられ
ているという仮定の下に本実施例を説明していく。従つ
てデバイスＤ１と他のデバイスＤ２，Ｄ３及びエクステ
ンダＥ１の関係は、第２図に示したハンドシェイク動作
の示す通りである。即ちデバイスＤ１の発する信号ＤＡ
Ｖｌに応答して、他のデバイスＤ２，Ｄ３及びＲＨＭは
ＮＲＦＤｌ及びＮＤＡＣｌを発する。同様に、ＴＨｒｌ
−４はＤＡＶ２を発すると共にＮＲＦＤ２及び．ＮＤＡ
Ｃ２に応答する。サブ・バスＢ２に接続されている他の
デバイスＤ４，Ｄ５はＤＡＶ２に応答し、ＮＲＦＤ２及
びＮＤＡＣ２を発する。第４図に示されている時刻Ｔ１
ないしＴｌ２は単に説明の都合上便宜的に記載したにす
ぎず、実際その間隔は不均一である。
また同一時刻（例えばＴ８参照）に２個の立上り又は立
下りが描かれている場合であつても、これら信号のレベ
ル遷移は必ずしも同時刻に生じるものてはない。第４図
はある典型的なシーケンスを示したにすぎない。各タイ
ミングにおける動作は以下の通りである。Ｔ１：シーケ
ンスの始まりを表わす。このときＮＲＦＤｌ及びＮＲＦ
Ｄ２はＦ，．ＮＤＡＣｌ及びＮＤＡＣ２はＴである。即
ちＲＨＭを含む全てのデバイスが受信準備状態にあるこ
とを示している。またＭｂはＴである。なせなら、ＴＨ
Ｍは新たなバイトの送出準備を（サブ・バスＢ２に対し
て）既に完了しているからである。Ｔ２：サブ・バスＳ
１上のデータ・ソース（デバイスＤ１がこれに相当する
）がＤＡ■１をＴにする。
下りが描かれている場合であつても、これら信号のレベ
ル遷移は必ずしも同時刻に生じるものてはない。第４図
はある典型的なシーケンスを示したにすぎない。各タイ
ミングにおける動作は以下の通りである。Ｔ１：シーケ
ンスの始まりを表わす。このときＮＲＦＤｌ及びＮＲＦ
Ｄ２はＦ，．ＮＤＡＣｌ及びＮＤＡＣ２はＴである。即
ちＲＨＭを含む全てのデバイスが受信準備状態にあるこ
とを示している。またＭｂはＴである。なせなら、ＴＨ
Ｍは新たなバイトの送出準備を（サブ・バスＢ２に対し
て）既に完了しているからである。Ｔ２：サブ・バスＳ
１上のデータ・ソース（デバイスＤ１がこれに相当する
）がＤＡ■１をＴにする。
但しＤＡＶｌがＴになる時刻は、データがサブ・バス上
に置かれてからΔＴｄの時間を経過した後である。Ｔ３
：サブ・バスＢ１上のＲＩ（Ｍ及び他のアクセプタはＮ
ＲＦＤｌをＴに設定し、もはや受信準備状態にない（即
ち受信中である）ことを示す。
に置かれてからΔＴｄの時間を経過した後である。Ｔ３
：サブ・バスＢ１上のＲＩ（Ｍ及び他のアクセプタはＮ
ＲＦＤｌをＴに設定し、もはや受信準備状態にない（即
ち受信中である）ことを示す。
ほぼ同時刻において、ＴｎｂもＴに設定される。即ちＲ
ＨＭはＴＨＭに対して、送出するデータが有効であるこ
とを示す。Ｔ４：ＴｎｂがＴＦ［Ｍに到達する。
ＨＭはＴＨＭに対して、送出するデータが有効であるこ
とを示す。Ｔ４：ＴｎｂがＴＦ［Ｍに到達する。
…ｂと新たなバイトが同時に到達した場合には、８種の
データ２ＤＩ０１〜８を安定させるため、ＤＡＶ２を一
定時間だけ遅らせてＴとすることが望ましい。Ｔ５：時
刻Ｔ４から適当な遅延時間が経過している。もしＮＲＦ
Ｄ２がＦならば、即ちサブ・バスＢ２上の全アクセプタ
がバイト受信準備状態にあるならば、ＴＨＭはＤＡ■２
をＴにする。しかしＮＲＦＤ２が未だＦでない場合、Ｄ
ＡＶ２はＮＲＦＤ２がＦになるまでＦを維持する。Ｔ６
：サブ・バスＢ２上のアクセプタは、ＤＡＶ２がＴにな
るのに応答して、ＮＲＦＤ２をＴにする。
データ２ＤＩ０１〜８を安定させるため、ＤＡＶ２を一
定時間だけ遅らせてＴとすることが望ましい。Ｔ５：時
刻Ｔ４から適当な遅延時間が経過している。もしＮＲＦ
Ｄ２がＦならば、即ちサブ・バスＢ２上の全アクセプタ
がバイト受信準備状態にあるならば、ＴＨＭはＤＡ■２
をＴにする。しかしＮＲＦＤ２が未だＦでない場合、Ｄ
ＡＶ２はＮＲＦＤ２がＦになるまでＦを維持する。Ｔ６
：サブ・バスＢ２上のアクセプタは、ＤＡＶ２がＴにな
るのに応答して、ＮＲＦＤ２をＴにする。
Ｔ７：サブ●バスＢ２上にあるアクセプタのうち最も受
信速度の遅いアクセプタがバイトの受信を完了すると、
ＮＤＡＣ２はＦとなる。
信速度の遅いアクセプタがバイトの受信を完了すると、
ＮＤＡＣ２はＦとなる。
このことにより、受信完了がＴＨＭに知らされる。Ｔ８
：バイト・データはもはやサブ・バスＢ２において必要
とされないため、ＴＨＭはＤＡＶ２をＦにする。
：バイト・データはもはやサブ・バスＢ２において必要
とされないため、ＴＨＭはＤＡＶ２をＦにする。
ほぼ同時刻に、ＭｂはＦに設定される。このことにより
、全アクセプタがバイト・データを受信したことをＲＨ
Ｍに知らせる。Ｔ９：ＭｂがＦに遷移したことを応答し
て、ＲＨＭはＮＤＡＣｌをＦにする。なぜならサブ・バ
スＢ１及びＢ２上の全アクセプタが既にバイト・データ
を受信しているからである。これとほぼ同時刻に、Ｔｎ
ｂはＦに設定される。このＴＴｌｂは、ＴＨＭに対して
、「次の転送サイクルにおける準備を行うため、Ｍｂを
Ｔに変更すべきであろう」という内容を示す。但し、Ｒ
ｒｌｂを初期状態に戻す必要がない方式を採用する場合
には、上記メッセージは不要となる。更にほぼ同時刻に
は、サブ・バスＢ２上のアクセプタは、ＤＡＶ２がＦに
変化するのに応答して、ＮＤＡＣ２をＴに戻す。ＴｌＯ
：次の転送サイクルに備えて、ＭｂはＴに戻る。
、全アクセプタがバイト・データを受信したことをＲＨ
Ｍに知らせる。Ｔ９：ＭｂがＦに遷移したことを応答し
て、ＲＨＭはＮＤＡＣｌをＦにする。なぜならサブ・バ
スＢ１及びＢ２上の全アクセプタが既にバイト・データ
を受信しているからである。これとほぼ同時刻に、Ｔｎ
ｂはＦに設定される。このＴＴｌｂは、ＴＨＭに対して
、「次の転送サイクルにおける準備を行うため、Ｍｂを
Ｔに変更すべきであろう」という内容を示す。但し、Ｒ
ｒｌｂを初期状態に戻す必要がない方式を採用する場合
には、上記メッセージは不要となる。更にほぼ同時刻に
は、サブ・バスＢ２上のアクセプタは、ＤＡＶ２がＦに
変化するのに応答して、ＮＤＡＣ２をＴに戻す。ＴｌＯ
：次の転送サイクルに備えて、ＭｂはＴに戻る。
ほぼ同時刻に、ＮＲＦＤ２はＦになる。即ちサブ●バス
Ｂ２上の最も遅いアクセプタが、次のデータに対する準
備を完了したことを意味する。更にほぼ同時刻には、Ｎ
ＤＡＣｌがＦに設定されるのに応答して、ＤＡＶｌはＦ
となる。なぜならバイト・データはもはや必要とされな
いからである。Ｔｌｌ：サブ●バスＢ１上のアクセプタ
及びＲ敗は、ＤＡ■１がＦに設定されるのに応答して、
ＮＤＡＣｌをＴに戻す。
Ｂ２上の最も遅いアクセプタが、次のデータに対する準
備を完了したことを意味する。更にほぼ同時刻には、Ｎ
ＤＡＣｌがＦに設定されるのに応答して、ＤＡＶｌはＦ
となる。なぜならバイト・データはもはや必要とされな
いからである。Ｔｌｌ：サブ●バスＢ１上のアクセプタ
及びＲ敗は、ＤＡ■１がＦに設定されるのに応答して、
ＮＤＡＣｌをＴに戻す。
Ｔｌ２：サブ●バスＢ１上のアクセプタ及びＲＨＭは、
ＮＲＦＤｌをＦに戻す。
ＮＲＦＤｌをＦに戻す。
よつて新たなデータに対する準備状態に戻る。以上によ
り１個の転送サイクルが終了する。以上の説明から明ら
かな如く、ＲＨＭからデータ・ソース（デバイスＤ１が
相当する）に与える応答は通常のデバイスと全く同じで
あり、このことにより２つのバスＢ１及びＢ２はあたか
もエクステンダＥｌ，Ｅ２が存在しないときと同じよう
な連結を受ける。
り１個の転送サイクルが終了する。以上の説明から明ら
かな如く、ＲＨＭからデータ・ソース（デバイスＤ１が
相当する）に与える応答は通常のデバイスと全く同じで
あり、このことにより２つのバスＢ１及びＢ２はあたか
もエクステンダＥｌ，Ｅ２が存在しないときと同じよう
な連結を受ける。
ＴＨＭと他のアクセプタ（デバイスＤ４及びＤ５）につ
いても同様のことがいえる。但しＤＡＶｌＪＮＲＦＤｌ
、ＮＤＡＣｌの発生間隔は第２図に示したタイミングと
若干異るが、インターフェイス動作には何ら影響を与え
るものではない。ＤＡＶ２、ＮＲＦＤ２、ＮＤＡＣ２の
発生間隔についても同様である。ここで重要なことは、
ＲＨＭ＜５ＴＨＭの間において、２つのメッセージのや
りとりが行われるということである。即ち第１のメッセ
ージ（Ｔｒｌｂ）はＲＨＭからＴＨＭへ伝達され、サブ
●バスＢ２上のアクセプタ（デバイスＤ４，Ｄ５）に送
出すべき新たなデータが有効であることを知らせる。ま
た第２のメッセージ（Ｍｂ）はＴＨＭからＲＨＭへ伝達
され、サブ●バスＢ２上の全アクセプタがバイト・デー
タの受信を完了したことを知らせる。
いても同様のことがいえる。但しＤＡＶｌＪＮＲＦＤｌ
、ＮＤＡＣｌの発生間隔は第２図に示したタイミングと
若干異るが、インターフェイス動作には何ら影響を与え
るものではない。ＤＡＶ２、ＮＲＦＤ２、ＮＤＡＣ２の
発生間隔についても同様である。ここで重要なことは、
ＲＨＭ＜５ＴＨＭの間において、２つのメッセージのや
りとりが行われるということである。即ち第１のメッセ
ージ（Ｔｒｌｂ）はＲＨＭからＴＨＭへ伝達され、サブ
●バスＢ２上のアクセプタ（デバイスＤ４，Ｄ５）に送
出すべき新たなデータが有効であることを知らせる。ま
た第２のメッセージ（Ｍｂ）はＴＨＭからＲＨＭへ伝達
され、サブ●バスＢ２上の全アクセプタがバイト・デー
タの受信を完了したことを知らせる。
この第２のメッセージを受信したＲＨＭは、データ・ソ
ース（デバイスＤ１）に対して転送終了を知らせる。第
５図は、第３図に示したＲＨＭのロジック・ステート・
ダイヤグラムを示す。
ース（デバイスＤ１）に対して転送終了を知らせる。第
５図は、第３図に示したＲＨＭのロジック・ステート・
ダイヤグラムを示す。
ＲＨＭは図示される如く、４個の内部ステートを有し、
矢印に隣接して描かれている信号の真値に応答して、内
部ステートを逐次変更していく。ＲＨＭからの出力は３
種（Ｔｒｌｂ，．ＮＲＦＤｌ、ＮＤＡＣｌ）であり、こ
れら出力と内部ステートとの関係は次に示す通りである
。） 第６図は、第５図に示したロジック・ステイト●ダイヤ
グラムを実現するための論理ブロック図である。
矢印に隣接して描かれている信号の真値に応答して、内
部ステートを逐次変更していく。ＲＨＭからの出力は３
種（Ｔｒｌｂ，．ＮＲＦＤｌ、ＮＤＡＣｌ）であり、こ
れら出力と内部ステートとの関係は次に示す通りである
。） 第６図は、第５図に示したロジック・ステイト●ダイヤ
グラムを実現するための論理ブロック図である。
換言すれば本図は、第３図に示した訃■の詳細ブロック
図である。フリップ・フロップ１０２及び１０３は従来
から知られているＤ型フリップ・フロップであり、入力
信号としてＤ９及びＤｘがそれぞれのフリップ・フロッ
プに印加されている。フリップ・フロップ１０２及び１
０３の出力信号はＷ及びＸて示される。また各フリップ
●フロップ１０２，１０３のクロック入力端子には共に
クロック１信号が印加されている。クロック１の周波数
は、適当なマシン動作を確保するのに十分な高い周波数
となつている。第１論理回路１０１は４種の入力信号Ｒ
ｎｂｌＤＡＶｌ、Ｘｌｗを導入して出力信号Ｄｗ及びＤ
ｘを送出する。入力信号と出力信号の関係は次式で示さ
れる通りである。ｂ′＾ ｌ′〜轟昌Ｖ
′ 〜ＵＶ′ここで△はＡＮＤ（論理積）を、は０Ｒ
（論理和）を、−は論理反転を意味する。
図である。フリップ・フロップ１０２及び１０３は従来
から知られているＤ型フリップ・フロップであり、入力
信号としてＤ９及びＤｘがそれぞれのフリップ・フロッ
プに印加されている。フリップ・フロップ１０２及び１
０３の出力信号はＷ及びＸて示される。また各フリップ
●フロップ１０２，１０３のクロック入力端子には共に
クロック１信号が印加されている。クロック１の周波数
は、適当なマシン動作を確保するのに十分な高い周波数
となつている。第１論理回路１０１は４種の入力信号Ｒ
ｎｂｌＤＡＶｌ、Ｘｌｗを導入して出力信号Ｄｗ及びＤ
ｘを送出する。入力信号と出力信号の関係は次式で示さ
れる通りである。ｂ′＾ ｌ′〜轟昌Ｖ
′ 〜ＵＶ′ここで△はＡＮＤ（論理積）を、は０Ｒ
（論理和）を、−は論理反転を意味する。
第２論理回路１０４は入力信号ｗ及びｘを導入して、３
種の出力信号Ｔｒｌｂ．．ＮＲＦＤｌ、ＮＤＡＣｌを送
出する。
種の出力信号Ｔｒｌｂ．．ＮＲＦＤｌ、ＮＤＡＣｌを送
出する。
入力信号と出力信号の関係は次式で示される通りである
。 一 ゛■ 第７図は、第３図に示したＴＨＭのロジック・ステート
・ダイヤグラムを示す。
。 一 ゛■ 第７図は、第３図に示したＴＨＭのロジック・ステート
・ダイヤグラムを示す。
ＴＨＭは図示される如く、４個の内部ステートを有し、
矢印に隣接して描かれている信号の真値に応答して内部
ステートを変更していく。ＴＨＭからの出力信号は２種
（Ｍｂ，．ＤＡＶ２）であり、これら出力信号と内部ス
テートとの関係は次に示す通りである。但しステート６
からステート７への遷移は、ＮＲＦＤ２がＦであり、且
つマシンがある最小時間だけステート６の状態にあると
きにおいてのみ生じる。この最小時間（通常２マイクロ
秒）は、バイト信号２ＤＩ０１〜８が新たな論理状態に
落ちつくまで、ステート７によつてＤＡＶ２がＴとされ
ることを防止する。しかしＭｂより以前にエクステンダ
Ｅ１からバイトが既に到達している場合、前記最小時間
は不要である。第８図は、第７図に示したロジック・ス
テイト・ダイヤグラムを実現するための論理ブロック図
である。
矢印に隣接して描かれている信号の真値に応答して内部
ステートを変更していく。ＴＨＭからの出力信号は２種
（Ｍｂ，．ＤＡＶ２）であり、これら出力信号と内部ス
テートとの関係は次に示す通りである。但しステート６
からステート７への遷移は、ＮＲＦＤ２がＦであり、且
つマシンがある最小時間だけステート６の状態にあると
きにおいてのみ生じる。この最小時間（通常２マイクロ
秒）は、バイト信号２ＤＩ０１〜８が新たな論理状態に
落ちつくまで、ステート７によつてＤＡＶ２がＴとされ
ることを防止する。しかしＭｂより以前にエクステンダ
Ｅ１からバイトが既に到達している場合、前記最小時間
は不要である。第８図は、第７図に示したロジック・ス
テイト・ダイヤグラムを実現するための論理ブロック図
である。
換言すれば本図は、第３図に示したＴＨＭの詳細ブロッ
ク図である。Ｄ型フリップ・フロップ２０３及び２０４
には入力信号ＤＹ及びＤ２がそれぞれ導入され、出力信
号Ｙ及びＺが送出される。またフリップ・フロップ２０
３及び２０４のクロック入力端子には共にクロック２信
号が印加される。ＡＮＤゲート２０１から得られる信号
Ｊは、第２論理回路２０５から送出されるスーテート６
信号（遅延素子２０６により所定時間だけ遅延される）
とＮＲＦＤ２の論理積である。即ちである。第１論理回
路２０２に導入される５種の入力信号ＴｒｌｂｌＮＤＡ
Ｃ２、Ｊ，．Ｙ．．Ｚと出力信号との関圧１斗昏＋ヅ；
★柄ｚ猫ハブ七ツ １１Ｖｆ〜
Ｖ第２論理回路２０５からはＲｒｌｂ．．ＤＡＶ２
、ステート６の各出力信号が得られる。
ク図である。Ｄ型フリップ・フロップ２０３及び２０４
には入力信号ＤＹ及びＤ２がそれぞれ導入され、出力信
号Ｙ及びＺが送出される。またフリップ・フロップ２０
３及び２０４のクロック入力端子には共にクロック２信
号が印加される。ＡＮＤゲート２０１から得られる信号
Ｊは、第２論理回路２０５から送出されるスーテート６
信号（遅延素子２０６により所定時間だけ遅延される）
とＮＲＦＤ２の論理積である。即ちである。第１論理回
路２０２に導入される５種の入力信号ＴｒｌｂｌＮＤＡ
Ｃ２、Ｊ，．Ｙ．．Ｚと出力信号との関圧１斗昏＋ヅ；
★柄ｚ猫ハブ七ツ １１Ｖｆ〜
Ｖ第２論理回路２０５からはＲｒｌｂ．．ＤＡＶ２
、ステート６の各出力信号が得られる。
ここでステート６信号とは、ステート６（第７図参照）
の期間中においてのみＴとなる信号である。これら出力
信号と入力信号Ｙ．．Ｚとの関係は次式で示される通り
である。これまで説明してきたエクステンダは、ローカ
ル側に１個Ｅ１、リモート側に１個Ｅ２のみ配置されて
いるだけであつた。
の期間中においてのみＴとなる信号である。これら出力
信号と入力信号Ｙ．．Ｚとの関係は次式で示される通り
である。これまで説明してきたエクステンダは、ローカ
ル側に１個Ｅ１、リモート側に１個Ｅ２のみ配置されて
いるだけであつた。
しかしエクステンダは、バスに接続されたとき、他のデ
バイスと全く・同じ作用（即ちアクセプタ又はデータ・
ソースとして）を行い、しかもエクステンダ間には実質
的なトランシツト・ストレージが存在しないことから、
これらエクステンダを多数配置して、システムを拡張す
ることが考えられる。第９図は、本発明の応用例として
、多数のエクステンダを用いたシステム拡張方法を説明
した図である。
バイスと全く・同じ作用（即ちアクセプタ又はデータ・
ソースとして）を行い、しかもエクステンダ間には実質
的なトランシツト・ストレージが存在しないことから、
これらエクステンダを多数配置して、システムを拡張す
ることが考えられる。第９図は、本発明の応用例として
、多数のエクステンダを用いたシステム拡張方法を説明
した図である。
本図において破線で示したＤｌｌないしＤｌ７はそれぞ
れデバイス群を表わしている。即ちデバイス群Ｄｌｌに
はサブ・バスＢｌｌ上に接続されている複数のデバイス
が含まれている。他のサブ●バスＢｌ２ないしＢｌ８に
ついても同様である。またＥｌｌないしＥ２４はそれぞ
れエクステンダを表わす。これらエクステンダ間を結ん
でいる破線はケーブル（第３図に示した２１に相当する
）を意味している。サブ●バスＢｌ２，Ｂｌ４，Ｂｌ５
はサブ●バスＢｌｌを中心に星型配置とされ、またサブ
・バスＢｌｌ，Ｂｌ５，Ｂｌ６は直列に配置されている
。
れデバイス群を表わしている。即ちデバイス群Ｄｌｌに
はサブ・バスＢｌｌ上に接続されている複数のデバイス
が含まれている。他のサブ●バスＢｌ２ないしＢｌ８に
ついても同様である。またＥｌｌないしＥ２４はそれぞ
れエクステンダを表わす。これらエクステンダ間を結ん
でいる破線はケーブル（第３図に示した２１に相当する
）を意味している。サブ●バスＢｌ２，Ｂｌ４，Ｂｌ５
はサブ●バスＢｌｌを中心に星型配置とされ、またサブ
・バスＢｌｌ，Ｂｌ５，Ｂｌ６は直列に配置されている
。
他のサブ・バスもそれぞれ星型配置又は直列配置とされ
ている。いずれにしても一対のエクステンダ（例えばＥ
ｌｌとＥｌ２）をそれぞれサブ・バスに接続するだけで
自由にシステムを拡張していくことが可能である。一般
に各々のデバイス群は遠隔の地に置かれるが、本発明の
応用例としては、全てのデバイス群をローカル側に配置
することを妨げない。ローカル側に多数のデバイスを配
置し得るという利点は重要である。なぜならＩＥＥＥス
タンダード４８８によれば、１本のバス●ラインに接続
し得るデバイスは１陥以内であると規定されているから
である。よつて一対のエクステンダを用いることにより
、実質上一本と見られるバス・ライン上に２８個までの
デバイスを接続することが可能となる。（エクステンダ
自体が１個のデバイスとみなされるから、接続し得るデ
バイス数は２８＝３０−２となる）。従つて複数のエク
ステンダ対を用いることにより、実質上一本と見られる
バス・ライン上に、いくらでもデバイスを接続していく
ことが可能となるわけである。また２つのデバイスにお
けるグランド●ポテンシャルがそれぞれ異る場合には、
一本のバス●ラインを用いることができない。
ている。いずれにしても一対のエクステンダ（例えばＥ
ｌｌとＥｌ２）をそれぞれサブ・バスに接続するだけで
自由にシステムを拡張していくことが可能である。一般
に各々のデバイス群は遠隔の地に置かれるが、本発明の
応用例としては、全てのデバイス群をローカル側に配置
することを妨げない。ローカル側に多数のデバイスを配
置し得るという利点は重要である。なぜならＩＥＥＥス
タンダード４８８によれば、１本のバス●ラインに接続
し得るデバイスは１陥以内であると規定されているから
である。よつて一対のエクステンダを用いることにより
、実質上一本と見られるバス・ライン上に２８個までの
デバイスを接続することが可能となる。（エクステンダ
自体が１個のデバイスとみなされるから、接続し得るデ
バイス数は２８＝３０−２となる）。従つて複数のエク
ステンダ対を用いることにより、実質上一本と見られる
バス・ライン上に、いくらでもデバイスを接続していく
ことが可能となるわけである。また２つのデバイスにお
けるグランド●ポテンシャルがそれぞれ異る場合には、
一本のバス●ラインを用いることができない。
かかる場合にも、一対のエクステンダを用い、その間を
トランス又はオプチカル●アイソレータ、オプチカル・
ファイバなどによつて接続することができる。
トランス又はオプチカル●アイソレータ、オプチカル・
ファイバなどによつて接続することができる。
第１図及び第２図はＩＥＥＥスタンダード４８８一１９
７８に述べられているハンドシェイク機能を説明したブ
ロック図及びタイミング図、第３図は本発明の一実施例
によるインターフェイス●バス拡張装置と第１図に示し
たバス・システムとの接続を説明した図、第４図は第３
図に示した装置のハンドシェイク動作を説明したタイミ
ング図、第５図は第３図に示したエクステンダＥ１のロ
ジック・ステート・ダイヤグラム、第６図は第５図に示
したロジック・ステート●ダイヤグラムを実現するため
の論理ブロック図、第７図は第３図に示したエクステン
ダＥ２のロジック●ステート●ダイヤグラム、第８図は
第７図に示したロジック・ステート・ダイヤグラムを実
現するための論理ブロック図、第９図は本発明の応用例
を説明した図である。 ２：データ・ソース、４，６，８：アクセプタ、１０：
ハンドシエイク●ライン、１２：データ●ライン、Ｄ１
〜Ｄ５：デバイス、Ｂｌ，Ｂ２：サブ・バス、Ｅｌ，Ｅ
２：エクステンダ、２１：通信ケーブル。
７８に述べられているハンドシェイク機能を説明したブ
ロック図及びタイミング図、第３図は本発明の一実施例
によるインターフェイス●バス拡張装置と第１図に示し
たバス・システムとの接続を説明した図、第４図は第３
図に示した装置のハンドシェイク動作を説明したタイミ
ング図、第５図は第３図に示したエクステンダＥ１のロ
ジック・ステート・ダイヤグラム、第６図は第５図に示
したロジック・ステート●ダイヤグラムを実現するため
の論理ブロック図、第７図は第３図に示したエクステン
ダＥ２のロジック●ステート●ダイヤグラム、第８図は
第７図に示したロジック・ステート・ダイヤグラムを実
現するための論理ブロック図、第９図は本発明の応用例
を説明した図である。 ２：データ・ソース、４，６，８：アクセプタ、１０：
ハンドシエイク●ライン、１２：データ●ライン、Ｄ１
〜Ｄ５：デバイス、Ｂｌ，Ｂ２：サブ・バス、Ｅｌ，Ｅ
２：エクステンダ、２１：通信ケーブル。
Claims (1)
- 【特許請求の範囲】 １ バス上のデータが有効であることを示す第１信号を
伝送する第１信号線と、バス上の全受信装置が受信可能
であることを示す第２信号を伝送する第２信号線と、バ
ス上の全受信装置が前記データを受信したことを示す第
３信号を伝送する第３信号線とを夫々有する第１及び第
２バス間で第１バスから第２バスへのデータ転送を可能
とするインターフェイス・バス拡張装置において、前記
第１バスに接続され受信装置として動作できる第１装置
と、前記第２バスに接続され送信装置として動作できる
第２装置と前記第１装置と前記第２装置とを接続する第
１制御線と第２制御線とデータ線とを有し、 前記第１装置は前記第２制御線が減勢されたことに応答
して前記第２装置がデータを受入れ可能になつたことを
検知するとともに前記第１バスの第２信号線に自装置が
受信可能であることを示す信号を与え、前記第１バス上
の第１信号に応答して前記第１バス上のデータを前記デ
ータ線に与えるとともに前記第１バスの第２信号線に自
装置が受信不能であることを示す信号を与えまた前記第
１制御信号線を付勢することにより前記データ線上のデ
ータが有効であることを示し、前記第２制御線が付勢さ
れたことに応答して前記第１制御線を減勢し、前記第２
装置は前記第１制御線が付勢されかつ前記第２バス上に
前記第２信号が存在することに応答して前記第２バス上
に前記データ線上のデータと前記第１信号とを与え、前
記第２バス上の第３信号に応答して前記第２制御線を付
勢し、前記第１制御線の減勢に応答して前記第２制御線
を減勢することを特徴とするインターフェイス・バス拡
張装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8014288A GB2075310A (en) | 1980-04-30 | 1980-04-30 | Bus extender circuitry for data transmission |
| GB14288/80 | 1980-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56166536A JPS56166536A (en) | 1981-12-21 |
| JPS6055860B2 true JPS6055860B2 (ja) | 1985-12-06 |
Family
ID=10513115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56065408A Expired JPS6055860B2 (ja) | 1980-04-30 | 1981-04-28 | インタ−フエイス・バス拡張装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4451886A (ja) |
| EP (1) | EP0039036B1 (ja) |
| JP (1) | JPS6055860B2 (ja) |
| DE (1) | DE3169333D1 (ja) |
| GB (1) | GB2075310A (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995752A (ja) * | 1982-11-25 | 1984-06-01 | Pioneer Electronic Corp | デ−タ伝送方式 |
| US4577317A (en) * | 1983-04-15 | 1986-03-18 | Ics Electronics Corporation | Method for extending a parallel data bus |
| US4667191A (en) * | 1984-12-21 | 1987-05-19 | Motorola, Inc. | Serial link communications protocol |
| US4727370A (en) * | 1985-12-17 | 1988-02-23 | Ampex Corporation | Method and system for synchronous handshake generation |
| GB8612396D0 (en) * | 1986-05-21 | 1986-06-25 | Hewlett Packard Ltd | Chain-configured interface bus system |
| US4787029A (en) * | 1986-09-29 | 1988-11-22 | Gte Communication Systems Corporation | Level converting bus extender with subsystem selection signal decoding enabling connection to microprocessor |
| US4935894A (en) * | 1987-08-31 | 1990-06-19 | Motorola, Inc. | Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information |
| US5138703A (en) * | 1988-03-31 | 1992-08-11 | Kabushiki Kaisha Toshiba | Method of and apparatus for expanding system bus |
| JPH0276057A (ja) * | 1988-09-13 | 1990-03-15 | Toshiba Corp | Ｉ／ｏリカバリ方式 |
| US5101347A (en) * | 1988-11-16 | 1992-03-31 | National Semiconductor Corporation | System for reducing skew in the parallel transmission of multi-bit data slices |
| US5146564A (en) * | 1989-02-03 | 1992-09-08 | Digital Equipment Corporation | Interface between a system control unit and a service processing unit of a digital computer |
| US4941157A (en) * | 1989-04-14 | 1990-07-10 | Ncr Corporation | Slow peripheral handshake interface circuit |
| ATE127255T1 (de) * | 1989-05-31 | 1995-09-15 | Siemens Ag | Adaptereinrichtung zum störungsfreien anschluss von peripheren rechnereinrichtungen an eine von rechnersystemen gesteuerte peripherieschnittstelle. |
| US5008904A (en) * | 1989-07-24 | 1991-04-16 | Hewlett-Packard Co. | Synchronizer using clock phase extrapolation |
| US5371863A (en) * | 1991-05-30 | 1994-12-06 | Tandem Computers Incorporated | High speed processor bus extension |
| US5546587A (en) * | 1991-05-30 | 1996-08-13 | Tandem Computers Incorporated | Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed |
| US5274783A (en) * | 1991-06-28 | 1993-12-28 | Digital Equipment Corporation | SCSI interface employing bus extender and auxiliary bus |
| JP2531903B2 (ja) * | 1992-06-22 | 1996-09-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュ―タ・システムおよびシステム拡張装置 |
| JPH0690695B2 (ja) * | 1992-06-24 | 1994-11-14 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・システムおよびシステム拡張装置 |
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