JPS6054693B2 - マイクロコンピュ−タ制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピュータ制御回路に関するもの
である。

特に、少ない入力ラインで多数の出力を出すものて、更
には多種類の端末機器を多様に制御する回路に関するも
のてある。此れが第１の目的である。本来的に考えれば
、多数の出力制御を為すのには、その数に合つた入力ラ
インを必要とする。

本発明はこれをロジックレベルの組み合せに依つてその
入力ラインを非常に少なく為したものを提供する事を目
的と為した。此の場合、そのロジックレベルの信号に０
ひげョの問題が生じるが本発明においては、その信号変
換回路にリレー等の作動の遅いものを使用して之を解決
した。

以下に、本発明にかかるマイクロコンピュータ制御回路
を、その一実施例を用いてその一実施例を示す添付の図
面と共に説明する。

先ず、複数個のロジックレベルの入力ラインが有る。

本実施例ては之れが８本になつているが、之れに限定さ
れるものではない。第１図に８本の入力ラインが有る。
該入力信号ラインＩＬｌ〜ＩＬ８に第２図の如くロジッ
クレベルを加えるのである。第２図はメカニカルスイッ
チＳＷｌ〜ＳＷ８が示されている。しかし、之に限定さ
れる意味では無く、ロジックレベル゜゜０゛と゜“１゛
を出せる．ものなら何んても良い。しかして、該゜゜０
゛（Ｌ）と“１゛（Ｈ）の入力信号は、それぞれの入力
信号ラインにそれぞれ独立に入る。すなわち、入力ライ
ンＩＬｌ〜ＩＬ８のそれぞれはそれぞれに“０゛か“１
゛になる。従つて、此の粗み合せは・本実施例では８ビ
ットなので、ｗ進数で第１表に示す如く２５５通りにな
る。第３図の実施例では、此の組み合せの中から１０進
数で２４０，２４１，２４２，２４３に当たる組み合せ
を使用して、第３図の回路に依る論理構成で３鉢の選択
を可能にした。

上記の複数の入力ラインＩＬｌ〜ＩＬ８から、選択ライ
ンＣＬｌ〜ＣＬ８がそれぞれ分岐している。

そして、此の選択ラインＣＬｌ〜ＣＬ８からのロジック
レベルは選択回路に入力している。此の選択回路を一実
施例をもつて詳しく述べると、上記の選択ラインＣＬｌ
〜ＣＬ４は、それぞれ′６Ｎ０Ｔ′素子１〜４を通じて
６６ＮＡＮＤ８素子５の）４個の入力にそれぞれに結合
している。

そして、上記の選択ラインＣＬ５〜ＣＬ８は別の４６Ｎ
ＡＮＤ５゛素子６に入力している。該゜゜ＮＡＮＤ゛素
子６の出力と上記の“゜ＮＡＮＤ゛素子５の出力はそれ
ぞれ゜“ＮＯＲ゛素子７のそれぞれの入力に結合してい
．る。一方、上記の選択ラインＣＬｌ〜ＣＬ４は、途中
で分岐して゜゜Ｎ０Ｔ゛素子の８〜１１、１４〜１７、
２０〜２１の３グループに入力している。最初の゛゜Ｎ
０Ｔ゛素子８〜１１の内８〜１０はその順で上記の選択
ラインＩＬ２〜ＩＬ４にそれぞれ”に結合しているが、
此の素子８〜１０はその出力が゜゜ＮＡＮＤ゛素子１２
に入力している。此の“ＮＡＮＤ゛素子１２の出力は“
ＮＯＲ゛素子１３の入力の一つに結合している。又、上
記の゜゜Ｎ０Ｔ゛素子１１は上記の選択ラインＣＬｌに
結合しているが、その出力も上記の“ＮＯＲ゛素子１３
の他の入力に結合している。

そして、上記゛Ｎ．ＡＮＤ゛素子６の出力も分岐して此
の゜“ＮＯＲ゛素子１３の他の入力に結合している。第
２のグループの内の６６Ｎ０Ｔ′゛素子１４，１７，１
５はその順で上記の選択ラインＩＬｌ〜ＩＬ４にそれぞ
れ結合しているが、此の素子１４，１７，１５はその出
力を“゜ＮＡＮＤ゛素子１８に入力している。そして、
上記の“ＮＯＴ゛素子１６は上記の選択ラインＣＬ４に
結合しているが、その出力は゜゜Ｎ０Ｒ゛素子１９に入
力している。

一方、上記の“゜ＮＡＮＤ゛素子１８の出力は上記の“
ＮＯＲ゛素子１９の別の入力に結合している。更に、上
記の“ＮＡＮＤ゛素子６の出力は、更に分岐して此の“
ＮＯＲ゛素子１９の他の入力に結合している。最後に、
上記の選択ラインＣＬ３とＣＬ４は、上記の如く更に分
岐して此の順で“ＮＯＴ゛素子２０と２１にそれぞれ入
力している。そして、上記の選択ラインＣＬｌとＣＬ２
は更に分岐して“ＮＡＮＤ゛素子２２にそれぞれ入力し
ている。又、上記の“ＮＯＴ゛素子２０と２１の出力ぱ
゜ＮＡＮＤ゛素子２３にそれぞれ入力している。そして
、此の素子の出力は“ＮＯＲ゛素子２４に入力している
。一方、上記の゜゜ＮＡＮＤ゛素子２２の出力も上記の
゜゛ＮＯＲ゛素子２４の別の入力に結合している。更に
、上記の“゜ＮＡＮＤ゛素子６の出力は、再々度分岐し
て上記の゜゜Ｎ０Ｒ゛素子２４の他の入力に結合してい
る。さて、上記の“ＮＯＲ゛素子７と１３の出力は、そ
れぞれフリップフロップ回路ＦＦ−１（素子２７）に入
力している。

一方、上記の゜゜Ｎ０Ｒ゛素子１９と２４は、それぞれ
゜゜Ｎ０′Ｔ′゛素子２８と２９を通じて別のフリップ
フロップ回路ＦＦ−２（素子３０）に入力している。

そして、此のフリップフロップ回路ＦＦ−１とＦＦ−２
の出力はそれぞれ、複数個のデコーダの４９〜５６のそ
れぞれの入力ＡとＢに結合している。一方、上記の入力
ラインＩＬｌ〜ＩＬ８から分岐した出力ラインＳＬｌ〜
ＳＬ８は、複数個のショットキー“ＮＯＴ゛素子３３〜
４０の入力に此の順序でそれぞれ結合されている。

該素子３３〜４０の出力は複数個の遅延回路にそれぞれ
結合している。該遅延回路ＣＲｌ〜ＣＲ８は、本実施例
てはＣＲ回路てあるが之に限定されるものてはない。該
遅延回路ＣＲｌ〜ＣＲ８のそれぞれの出力は、それぞれ
その順序で複数個のトライステートバッファ４１〜４８
の入力に結合している。又、上記の選択回路の４個の出
力は、此拠にて分岐してトライステートコントロール回
路に入力する。

該トライステートコントロール回路は、本実施例てぱ゜
Ｎ０Ｒ゛素子３１とＩＣ３２のシリーズ結合となつてい
るが１個のＩＣにする事も可能故に之に限定されるもの
ではない。そして、此の出力を上記のトライステートバ
ッファ４１〜４８のそれぞれのコントロール端子に入力
させる。此のトライステートバッファ４１〜４８の出力
は上記のデコーダ４９〜５６のイネーブル入力Ｅにそれ
ぞれ入力される。そして、上記のデコーダ４９〜５６は
それぞれに複数個の出力ラインＱＯ〜Ｑ３を有している
。

なお、該出力ラインＱＯ〜Ｑ３は、それぞれに“ＮＯＴ
゛素子５７〜８８が設けて有れば此の出力を入力する後
段の各系統にそれぞれ゜“ＮＯＴ゛素子を設けなくて良
いから簡略化される。以上の構成をもとに第１の発明の
作動を以下に説明する。

上述した如く、本実施例では８ビットのｗ進法で言う２
４０，２４１，２４２，２４３を使用する故に之にもと
づき述べる。

上述した如く、本実施例では８ビットのｗ進法の２４０
〜２４３を使用し之をロジックレベルで第２表の如き組
み合せで表わしている。

該第２表のロジックレベルと上述の第３図から、その入
力ラインＩＬｌ〜ＩＬ８に信号を与えると、第３図の中
央上部に有る゜゛ＮＯＴ゛素子２５と２６の出力を入力
するフリップフロップおよび“ＮＯＴ゛素子２８と２９
の出力を入力するフリップフロップ３０がセット●リセ
ットし、上記のデコーダの４８〜５６の入力Ａ＜１５Ｂ
をＬやＨにホールドする。

一方、上記の゜゜Ｎ０Ｒ゛素子３１とＩＣ３２からの出
力が上記のトライステートバッファ４１〜４８のコント
ローリ端子をＨにし、その出力をＨＺにし（ハイインピ
ーダンス）、抵抗Ｒ９〜Ｒｌ６に依りプルアップされ上
記のデコーダ４９〜５６のイネーブル入力ＥをＨにする
。

なお、此のデコーダ４９〜５６の３２個の出力ＱＯ〜Ｑ
３を、ＱＯ，Ｑｌ，Ｑ２，Ｑ３の４グループにまとめる
と４系統のコントロールが出来る様になる。

此の各系統の出力に結合されるものの一実施例として第
４図と第５図にその回路図が示されているが、此れにつ
いては後で述べる。今、第３図の回路に電源の＋５Ｖを
ＧＮＤとの間に加える。

電源を入れた状態では、上記の入力ラインＩＬｌ〜ＩＬ
８は全てローレベル（すなわち００００００００）なの
で、本回路の最終出力ＱＯｌ〜ＱＯ８，Ｑｌｌ〜Ｑｌ８
，Ｑ２ｌ〜Ｑ２８およびＱ３ｌ〜Ｑ３８は何らの信号も
行かずに全て゜“０゛である。なお、文中の説明におい
て、作動信号レベルは正論的な考えで設計されているの
で゜゜０゛出力では動作はアクティブではない。

６６Ｆ′出力でアクティブ、すなわち作動出力レベルと
する。

次に、第３図の４系統の最終出力（各８系統）を選択す
る為のデータの送り方は第６図と第３表の如くになる。

今、かりに第６図に第１系統のミニランプの８個のユニ
ットの１番目のランプを点燈させるとする。第３表より
、ｒ１系統の１Ｊの行のデータ送り順に８入力ラインを
８ビットｗ進数として送つて行く。具体的には第４表に
示す如くなる。

之を以下に順を追つて説明する。１先ず、データ送り順
の１で、Ｒ２４しが入力ラインＩＬｌ〜ＩＬ８に入力さ
れた時を説明する。

（イ）入力ラインＩＬｌの゛１゛は、゛゜Ｎ０Ｔ゛素子
１１で゜“０゛となり゛ＮＯＲ゛素子１３に入力される
。（ロ）同時に、入力ラインＩＬ２〜ＩＬ４の６６０″
は“ＮＯＴ゛素子８〜１０で“１゛になり、更に４６Ｎ
ＡＮＤ９９素子１２に依って６４０１となり“゜Ｎ０Ｒ
゛素子１３へ入力される。

（ハ）同時に入力ラインＩＬ５〜ＩＬ８の“１゛は６４
ＮＡＮＤ９９素子６で４４０９９となって４６Ｎ０ＲＩ
素子１３に入力される。

（（ニ）上記の（イ）〜（ハ）に依り、“ＮＯＲ゛素子
１３の入力はいずれも“゜０゛で、出力ぱ゜１゛となり
、゛゜Ｎ０Ｔ゛素子２６で反転され゛０゛となつてフリ
ップフロップＦＦ−１のＩＣ２７をリセット状態にする
。

そして、次のデコーダのＩＣ４９〜５６の入力Ａを“０
゛にする。（ホ）此の時Ｊ２４ＯＪｒ２４２／２４３ョ
のデコード回路は論理上成立しないので、フリップフロ
ップ下Ｆ−１とＦＦ−２の両者共に入力されない。

（へ）なお、同時に、“゜Ｎ０Ｒ゛素子１３の分岐点よ
り、゛ＮＯＲ゛素子３１の４入力に依り、出力が４゜０
゛になり、更にＩＣ３２のＮＯＴにより゜４ｒ゛となつ
てトライステートのバッファ４１〜４８の出力をＨＺ（
ハイインピーダンス）にする。

しかし、此の後でプルアップ抵抗Ｒ９〜Ｒｌ６に依り“
゜１゛レベルとされ、デコーダ４９〜５６のイネーブル
入力Ｅを４６ｒ３にする。

之に依つて、デコーダ４９〜５６の出力ＱＯ〜Ｑ３は全
て６゜Ｆ′レベルにされ、更にＮＯＴＩＣ５７〜８８で
゜゜０゛となり、３２の出力ラインＱＯｌ〜ＱＯ８，Ｑ
ｌｌ〜Ｑｌ８，Ｑ２ｌ〜Ｑ２８およびＱ３ｌ〜Ｑ３８は
全て゜゜０゛で信号は出ない事になる。

なお、出力のどれかが゜゛１゛になつた時に第３図の回
路図では信号がアクティブになり、出力されたと定義す
る。

つまり、ＩＣ３ｌのＮＯＲおよびＩＣ３２で、選択する
為の２４０〜２４３が入力されている間は、デコーダ４
９〜５６の出力は全て゜゜０゛で、出力されない様にし
ている。（ト）一方、入力１Ｌ１〜ＩＬ８は信号ライン
ＳＬｌ〜ＳＬ８に分岐し、ＩＣ３３〜４０のショットキ
ー否定を通り、遅延回路ＣＲｌ〜ＣＲ８を通り、トライ
ステートバッファＩＣ４ｌ〜４８に入力される。

此の遅延回路ＣＲｌ〜ＣＲ８は、選択する為のＲ２４Ｏ
ョＲ２４ｌ／２４２ョＲ２４３ョの信号が来て、各選択
１Ｃ１〜２４を通り、ＩＣ３ｌと３２に依リトライステ
ートＩＣ４ｌ〜４８のコントロール端子まての時間、２
４０〜２４３の信号が信号ラインを通つてトライステー
トＩＣ４ｌ〜４８の出力に出ない様に遅延させる為であ
る。之が出てしまうと、最終出力に信号が出てしまう為
である。

う 次に、Ｒ２４３Ｊ（第４表参照）が入力された場合
を説明する。

（イ）入力ラインＩＬｌとＩＬ２の６４Ｆ３が１Ｃ２２
の′４ＮＡＮＤ′３で“６『２になり、ＩＣ２４の“Ｎ
ＯＲ゛に入力される。

（ロ）同時に、入力ラインＩＬ３とＩＬ４の゜“０゛は
ＩＣ２３の“゜ＮＡＮＤ゛て゜“０゛になり１Ｃ２４に
入力される。

（ハ）同時に、入力■Ｌ５〜ＩＬ８の゜゜１゛はＩＣ６
の“ＮＡＮＤ゛に依り“゜０゛となり、分岐されてＩＣ
２４の゜“ＮＯＲ゛に入力される。

（ニ）上記の（イ）〜（ハ）に依り゜“ＮＯＲ゛１Ｃ２
４の入力はいずれも゜゜０゛で、出力は“１゛となりＦ
Ｆ−２のＩＣ３Ｏをリセットの状態とする。

（ホ）此の時Ｒ２４Ｏ！Ｒ２４Ｌｒ２４２ョのデコード
回路は、理論上成立しないのでＦＦ−１，ＦＦ一２共入
力されない。（へ）なお、上記の１の（へ）と同様に、
ＩＣ２４の分岐点よりＩＣ３ｌと３２を通つてトライス
テートバッファＩＣ４ｌ〜４８の出力をハイインピーダ
ンス出力とし、プルアップ抵抗をもつて６６ｒ゛となり
、デコーダＩＣ４９〜５６のイネーブル入力Ｅを“゜１
゛とし、３２の出力ラインＱＯｌ〜ＱＯ８，Ｑｌｌ〜Ｑ
１８，Ｑ２１〜Ｑ２８およびＱ３ｌ〜Ｑ３８は全て゜゛
０゛て何も出力されない様にしている。

（ト）上記の１の（卜）と同様に信号ラインに遅延回路
を入れてあり、２４０〜２４３の信号がデコーダを通じ
て出ない様にしてある。

３上記の１と２の後Ｒｌｊ（第４表参照）のデータ信号
が入力された時を以下に説明する。

（イ）すでに、フリップフロップ下Ｆ−１（ＩＣ２７）
とＦＦ−２（ＩＣ３Ｏ）はリセット状態でホールドされ
てあり、デコーダＩＣ４６〜５６の入力Ａ（５Ｂの“゜
０゛，゜“０゛状態に固定されてある。（Ｃ７）上記の
８個の入力１Ｌ１〜ＩＬ８に、゜“０００００００ｒ゛
が入力されたわけなので、選択デコード回路１２４０Ｊ
ｒ２４１／２４２！Ｒ２４３ョは論理が成立せずに動作
しなくなる。

（ハ）従つて、ＩＣ３ｌへの入力も無くなり、ＩＣ３ｌ
の出力ば１゛となり、トライステートバッファＩＣ４ｌ
〜４８はそのコントロール入力ぱ゜０゛となり、トライ
ステートバッファＩＣ４ｌ〜４８入力から出力へ、それ
ぞれの信号ラインＳＬｌ〜ＳＬ８からの入力レベルが通
過出来る事となる。

そして、入力データが“゜０００００００ｒ゛であれ
ば、信号ラインはショットキー否定１Ｃ３３〜４０に依
り“゜１１１１１１１０゛と反転され、トライステート
バッファＩＣ４ｌ〜４８を通り、デコーダＩＣ４９のイ
ネーブル端子のみを“０゛とし、デコーダとして働き、
ＱＯ出力のみ゜゜０゛となり、更に“゜Ｎ０Ｔ゛ＩＣ５
７に依り゛１゛が出力される。

（ニ）第３図の出力端子番号に該当する回路の入力（第
４図と第５図等）にそれぞれ接続されている。

上記の１，２，３の例からのＩＣ５７の゛゜１゛出力
は、第４図の入力端子ＱＯｌへ接続され抵抗Ｒを通つて
トランジスタＴＲｌのベースに電流が流れ、電源とコレ
クタに入つているリレーＲＬｌを作動させる。

そして、此のリレーの接点の中央に電源を結合しメーク
接点より端子Ａに出る。それ故に、此の端子Ａ．ｌ５Ｇ
ＮＤとの間にミニランプを結合すれば、それが点燈する
。しかして、他のトランジスタ、リレーや出力端子も同
様である。以上第１系統の１番目の出力を動作させる例
を述べたが、他系統も同様である。

例えば、第４系統の１番目のものを動作させる時は、上
記の８個の入力ラインＩＬｌ〜ＩＬ８に第５表の如き信
号を加えれば良い。なお、第１系統の１番目のものを動
作させる時よりも第５表の場合の方がデータを送る数が
多くなつている。

之は、フリップフロップＦＦ−１とＦＦ−２をリセット
後、セットを為さねばならぬためで、之が５個のデータ
を送る事に依り動作可能となる。以上の如くにして他の
出力も出せる。

もちろん、最端の出力Ａ等は１個だけでなく、同時に複
数個所に出す事も可能である。ただし本回路においては
、その理論上反転する十進法の１２９以降を留意すべき
である。又、２５５はビットが欠ける故に′４０″と同
じになる。次に、第２の発明を説明する。

之れは、その一実施例とその一実施例を示す添付の図面
に依つて為される。上述の第６図は、本発明にかかるマ
イクロコンピュータ制御回路のダイアグラムである。

図中の左側のコントロールユニット回路の部分が上記の
第１の発明であり、第２の発明は、之を含んだ全体の回
路図てある。第１の発明の説明上第６図の中央の各系統
のユニットにも触れたが、第１の発明は此れらを含むも
のではない。すなわち、第２の発明の各系統のユニット
は種々考え出されるも゛ので、第６図の点線の部分はそ
の説明上一実施例として上げたもので、之等に限定され
るものてはない。第１の発明のマイクロコンピュータ制
御回路は、適切な制御信号は出すが此の信号のみでは端
・末機器は、簡単なライトやテープレコーダからビデオ
レコーダやロボット等各種ある。

それ故に、それらに合わせてその変換回路に為せばなら
ない。第４図と第５図は説明の関係上月並の回路例を上
げた。ノ 第４図は、ミニランプを点燈制御する一実施
例である。

之は、マイクロコンピュータの制御回路本体からの制御
信号をそのまま増巾したものである。すなわち、仮りに
、マイクロコンピュータ本体の出力ＱＯｌが゜“１゛と
なつた場合、此の信号は第４図のトランジスタＴＲｌの
ベースに入り、リレーＲＬｌを作動させる。それ故に、
ＧＮＤとその出力Ａとの間に出力が表われミニランプが
点燈する。第５図も同様て、之はテープレコーダの制御
回路となつている。

従つて、マイクロコンピュータ本体の出力信号に依つて
第５図のそれぞれのリレーが作動し、接続のテープレコ
ーダ０巻きもどしョとは１停止ョとか１再生ョとかの信
号を送り動作させるものである。もちろん、本実施例の
如く余りにも簡単な回路ばかりでは無く、各種の組み合
せを為し複雑な制御を為させても良い。

特に、ロボットやビデオテープレコーダの制御にはそれ
に合わせた複雑な変換回路と為さねばならない。なお、
上記のマイクロコンピュータ制御回路本体の出力は多数
になるので、第６図に示す如くその信号回路を各系統毎
に分けて複数個使用すると、同時に各種の制御が為せて
良い。之に依り、舞台装置の総合制御や視聴覚教育の総
合制御が可能となる。又、此の変換回路を各種の端末機
器に合わせて着脱自在にすれば、その端末機器に合わせ
て此の信号変換回路を取り換えて各種の端末機器の制御
が可能となり大変に良い。

以上の如くに為したので、本発明にかかるマイクロコン
ピュータ制御回路は上記の目的を達成し文中に述べるそ
れぞれの効果を発揮し、特に、少ない入力ラインで多種
類の出力が制御出来、更には各種の端末機器に即座に適
応出来その利用範囲が広まつた。

なお、次頁以下に上述した第１表〜第５表を記載する。

図面の簡単な説明第１図は入力ラインを示す回路図であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 複数個のロジックレベルの入力信号をそれぞれに入
   力させる複数個の入力ライン、該入力ラインからそれぞ
   れに分岐した選択ライン、該選択ラインからのロジック
   レベルを入力する選択回路、該選択回路からの出力を分
   岐して入力するフリップフロップ回路、該フリップフロ
   ップ回路からの出力を入力する複数個のデコーダ、上記
   の選択回路からの出力を分岐した別の分岐ラインを通じ
   それぞれを入力するトライステートコントロール回路、
   一方上記の入力ラインからそれぞれに分岐した信号ライ
   ンラインを通じてそれぞれに入力される複数個のショッ
   トキー“ＮＯＴ”素子、該ショットキー“ＮＯＴ”素子
   の出力にそれぞれに結合する複数個の遅延回路、該遅延
   回路からのそれぞれの出力をそれぞれに入力する複数個
   のトライステートバッファ、又上記のトライステートコ
   ントロール回路からの出力を入力する上記の複数個のト
   ライステートバッファのそれぞれのコントロール端子、
   此の複数個のトライステートバッファの出力を上記の入
   力とは別の入力にそれぞれ入力する上記の複数個のデコ
   ーダの入力、および此のデコーダのそれぞれ複数個のそ
   れぞれの出力ライン、より構成される事を特徴としたマ
   イクロコンピュータ制御回路。 ２ デコーダの出力ラインに“ＮＯＴ”素子を有する事
   を特徴とした上記特許請求の範囲１に記載のマイクロコ
   ンピュータ制御回路。 ３ マイクロコンピュータ制御回路であつて、Ａ 複数
   個のロジックベルの入力信号をそれぞれに入力させる複
   数個の入力ライン、該入力ラインからそれぞれに分岐し
   た選択ライン、該選択ラインからのロジックレベルを入
   力する選択回路、該選択回路からの出力を分岐して入力
   するフリップフロップ回路、該フリップフロップ回路か
   らの出力を入力する複数個のデコーダ、上記の選択回路
   からの出力を分岐した別の分岐ラインを通じそれぞれを
   入力するトライステートコントロール回路、一方上記の
   入力ラインからそれぞれに分岐した信号ラインを通じて
   それぞれに入力される複数個のショットキー“ＮＯＴ”
   素子、該ショットキー“ＮＯＴ”素子の出力にそれぞれ
   結合する複数個の遅延回路、該遅延回路からのそれぞれ
   の出力をそれぞれ入力する複数個のトライステートバッ
   ファ、又上記のトライステートコントロール回路からの
   出力を入力する上記の複数個のトライステートバッファ
   のそれぞれのコントロール端子、此の複数個のトライス
   テートバッファの出力を上記の入力とは別の入力にそれ
   ぞれ入力する上記の複数個のデコーダの入力、および此
   のデコーダのそれぞれ複数個のそれぞれの出力、Ｂ 該
   出力に結合可能に設けられたものであつて、該マイクロ
   コンピュータ制御回路の出力信号をその使用する端末機
   器の作動信号に変換する変換回路、より構成される事を
   特徴としたマイクロコンピユータ制御回路。 ４ 作動信号変換回路が各種の端末機器に合わせた複数
   個のものより成る事を特徴とした上記特許請求の範囲３
   に記載のマイクロコンピュータ制御回路。 ５ 作動信号変換回路が各種の端末機器に合わせて、マ
   イクロコンピュータ制御回路本体に着脱自在に設けられ
   た事を特徴とする上記特許請求の範囲３に記載のマイク
   ロコンピュータ制御回路。