JPS6053079A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6053079A JPS6053079A JP16034283A JP16034283A JPS6053079A JP S6053079 A JPS6053079 A JP S6053079A JP 16034283 A JP16034283 A JP 16034283A JP 16034283 A JP16034283 A JP 16034283A JP S6053079 A JPS6053079 A JP S6053079A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
素子の高耐圧化に好適な構造とその製造方法を提供する
ものである。
素子の高耐圧化に好適な構造とその製造方法を提供する
ものである。
従来のＭＯ８電界効果型トランジスタは、第１図に示す
（ｊな造を有するがゲート長が短かくなるに従い、ＭＯ
８Ｉｔｆ界効果型トランジスタ動作時のドレイン端の電
界が非常に大きくなり、１）ソース・ドレイン耐圧、２
）ドレイン端に発生するホントエンノドロンの注入によ
る耐圧の低下が問題となってくる。第２図に示すように
実効チャネル長１μＩ’１１の素子でホントエ７タトロ
ン耐圧は４．５Ｖ程度に低下するので、この耐圧を上げ
る必要がある。
（ｊな造を有するがゲート長が短かくなるに従い、ＭＯ
８Ｉｔｆ界効果型トランジスタ動作時のドレイン端の電
界が非常に大きくなり、１）ソース・ドレイン耐圧、２
）ドレイン端に発生するホントエンノドロンの注入によ
る耐圧の低下が問題となってくる。第２図に示すように
実効チャネル長１μＩ’１１の素子でホントエ７タトロ
ン耐圧は４．５Ｖ程度に低下するので、この耐圧を上げ
る必要がある。
第２図で、１０はドレイン耐圧、１１はホントエレクト
ロンｍｌ圧を示し、比較のために本発明によるＭ ＯＳ
電界効果型トランジスタのドレイン耐圧１０′、ホッ
トエレクトロン耐圧１１′ヲー緒に記載した。
ロンｍｌ圧を示し、比較のために本発明によるＭ ＯＳ
電界効果型トランジスタのドレイン耐圧１０′、ホッ
トエレクトロン耐圧１１′ヲー緒に記載した。
〔発明の目的〕
本発明の目的は、素子寸法が小さくても高耐圧全有する
ＭＯ８電界効果型トランジスタの構造及びそれ全製造す
るための方法を提供することにある。
ＭＯ８電界効果型トランジスタの構造及びそれ全製造す
るための方法を提供することにある。
本発明によるＭＯ８電界効果型トランジスタの製造方法
は、半導体基板表面にゲート酸化膜を形成する工程、上
記ゲート酸化膜上にゲートとなる導体を被着させる工程
、上記導体上にイオン・インプランテーションのストッ
パとなる膜を形成する工程、以−ヒのようにして形成さ
れた積層膜を所定のパターンに形成する工程、所定のパ
ターンに形成されたストッパをマスクにして低濃度のイ
オンを上記半導体表面に打込んだ後、全面をイオン−イ
ンプランテーションのストッパとなる膜で被覆し、異方
性エツチングによりゲート導体の側壁部のみ全残し、そ
れ以外の上記膜を除去し、こうして形成されたゲート導
体上部と側壁部のストンハラマスクとして、拡散係数の
大なるイオンを上記半導体表面に低濃度で打込み、更に
、拡散係数の小々るイオン’ｋＡい濃度で打込みソース
・ドレインを形成する工程、全面を保護膜で被覆する工
程、上記保護膜の所定の位置に孔をあけ、ソース及びド
レイン耐圧を設ける工程を含む。
は、半導体基板表面にゲート酸化膜を形成する工程、上
記ゲート酸化膜上にゲートとなる導体を被着させる工程
、上記導体上にイオン・インプランテーションのストッ
パとなる膜を形成する工程、以−ヒのようにして形成さ
れた積層膜を所定のパターンに形成する工程、所定のパ
ターンに形成されたストッパをマスクにして低濃度のイ
オンを上記半導体表面に打込んだ後、全面をイオン−イ
ンプランテーションのストッパとなる膜で被覆し、異方
性エツチングによりゲート導体の側壁部のみ全残し、そ
れ以外の上記膜を除去し、こうして形成されたゲート導
体上部と側壁部のストンハラマスクとして、拡散係数の
大なるイオンを上記半導体表面に低濃度で打込み、更に
、拡散係数の小々るイオン’ｋＡい濃度で打込みソース
・ドレインを形成する工程、全面を保護膜で被覆する工
程、上記保護膜の所定の位置に孔をあけ、ソース及びド
レイン耐圧を設ける工程を含む。
本発明により、ドレイン端における最大電界強厩は著し
く減少する。第３図に数値計算でめた最大電界強度を示
した。横軸はゲート形成後σ〕第１回のイオン・インプ
ランテーションの打込み量である。２５は従来型Ｍ ０
８電界効果型トランジスタにおける最大電界強匿でおり
、今回の発明ししより最大゛市界強度ぼ半分に押えられ
ている。また、イオン打込み量の増加と共に最大′亀界
強度は減少するのでこの打込み量を多くすることにより
、抵抗ケ下げることができ、コンダクタンスの低下を抑
制できる点が特徴である。たたし、この時第１図のイオ
ン打込み量が、第゛２図のそｉｔ？上回ってし壕つては
意味がないので、無制限に打込み量を増せるわけではな
い。次に、この強！Ｕ界領域は、ゲート酸化膜の下では
なく、むしろゲート導体側壁部のストッパの下に拡がっ
ており、ゲート酸化膜へのホントエンクトロンの注入も
抑制され、ホントエＶクトロン耐圧が向上する。
く減少する。第３図に数値計算でめた最大電界強度を示
した。横軸はゲート形成後σ〕第１回のイオン・インプ
ランテーションの打込み量である。２５は従来型Ｍ ０
８電界効果型トランジスタにおける最大電界強匿でおり
、今回の発明ししより最大゛市界強度ぼ半分に押えられ
ている。また、イオン打込み量の増加と共に最大′亀界
強度は減少するのでこの打込み量を多くすることにより
、抵抗ケ下げることができ、コンダクタンスの低下を抑
制できる点が特徴である。たたし、この時第１図のイオ
ン打込み量が、第゛２図のそｉｔ？上回ってし壕つては
意味がないので、無制限に打込み量を増せるわけではな
い。次に、この強！Ｕ界領域は、ゲート酸化膜の下では
なく、むしろゲート導体側壁部のストッパの下に拡がっ
ており、ゲート酸化膜へのホントエンクトロンの注入も
抑制され、ホントエＶクトロン耐圧が向上する。
実施例１゜
第４図（ａ）に示すように、チャネルインプランテーシ
ョン２ケ有する１０Ω串Ｃｍσ）Ｐ型Ｓ１基板１上にゲ
ート酸化膜３ ｋ ２０ ｎ ｍ成長させ、その上にス
パッタ法Ｖこよりタングステン４に３５０ｎｍ堆積する
。このゲート導体上に、イオン・インプランテーション
のストンノくとなるもσ〕、ここでは燐硅酸ガラス５ｉ
６０ｎｍ堆積する。その上に感光性樹脂膜６を塗布し、
写真蝕刻法により、パターンを形成し、反応性イオンエ
ツチングにより積層膜３，４．５’！ｉ＝エツチングし
、ゲート導体部分全形成する。
ョン２ケ有する１０Ω串Ｃｍσ）Ｐ型Ｓ１基板１上にゲ
ート酸化膜３ ｋ ２０ ｎ ｍ成長させ、その上にス
パッタ法Ｖこよりタングステン４に３５０ｎｍ堆積する
。このゲート導体上に、イオン・インプランテーション
のストンノくとなるもσ〕、ここでは燐硅酸ガラス５ｉ
６０ｎｍ堆積する。その上に感光性樹脂膜６を塗布し、
写真蝕刻法により、パターンを形成し、反応性イオンエ
ツチングにより積層膜３，４．５’！ｉ＝エツチングし
、ゲート導体部分全形成する。
つぎに、第４図（ｂ）に示すように、感光性樹脂膜６を
除去し、低濃度の拡散Ｎを形成するたぬに、６０ Ｋ
ｅ Ｖの燐イオ７ Ｋｌ” Ｉ Ｘ １ （１−’ ｃ
ｍ−２だけ打込んだ。第４図（ｃ） ＶＣ示すように、
ウエノ・生体を３ＱＱｎｍの燐硅酸カラスで覆い、異方
性エンチングにより、この燐硅酸ガラスを、ゲート導体
の側壁部にのみ残して除去した１、この時、ゲート導体
側壁部に、巾約０．３μｍの燐硅酸ガラスが残った。次
に、この上がら６０ＫｅＶ、６Ｘ１０１３ｃｍ −’
ｔ７） 燐（／１−７ ｋ打込み、１０００Ｊ２０分の
アニールを加え、史に８０ Ｋｅ Ｖ 、 ５Ｘ１０１
３ｃｒｒｒ”の砒素イオン全拐込み、９５０℃、３０分
でアニールし、ソース・トンイン全形成する。第４図（
ｄ＞に示すように、ウェハ全体全燐硅酸ガラスの保護膜
５で覆う。その保詭膜５に、ソース・ドレイノ部にコン
タクトをとるための孔をあけ、その孔？通して、燐イオ
ンを打込む。その条件は、６゜Ｋｅ Ｖ 、 Ｉ Ｘ
Ｉ Ｑ” ｃｍ−”であった。勿論、砒素イオンχ打込
んてもか捷ゎない。最後にへ′５４図（ｅ）に示ずよう
にソース・ドＶイン電極を設けた。
除去し、低濃度の拡散Ｎを形成するたぬに、６０ Ｋ
ｅ Ｖの燐イオ７ Ｋｌ” Ｉ Ｘ １ （１−’ ｃ
ｍ−２だけ打込んだ。第４図（ｃ） ＶＣ示すように、
ウエノ・生体を３ＱＱｎｍの燐硅酸カラスで覆い、異方
性エンチングにより、この燐硅酸ガラスを、ゲート導体
の側壁部にのみ残して除去した１、この時、ゲート導体
側壁部に、巾約０．３μｍの燐硅酸ガラスが残った。次
に、この上がら６０ＫｅＶ、６Ｘ１０１３ｃｍ −’
ｔ７） 燐（／１−７ ｋ打込み、１０００Ｊ２０分の
アニールを加え、史に８０ Ｋｅ Ｖ 、 ５Ｘ１０１
３ｃｒｒｒ”の砒素イオン全拐込み、９５０℃、３０分
でアニールし、ソース・トンイン全形成する。第４図（
ｄ＞に示すように、ウェハ全体全燐硅酸ガラスの保護膜
５で覆う。その保詭膜５に、ソース・ドレイノ部にコン
タクトをとるための孔をあけ、その孔？通して、燐イオ
ンを打込む。その条件は、６゜Ｋｅ Ｖ 、 Ｉ Ｘ
Ｉ Ｑ” ｃｍ−”であった。勿論、砒素イオンχ打込
んてもか捷ゎない。最後にへ′５４図（ｅ）に示ずよう
にソース・ドＶイン電極を設けた。
本実施例によれば、第２図に示したように、ドレイン耐
圧、ホットエレクトロン耐圧いずれも向上し、１μ！１
］以下の実効チャネル長音もつＭ Ｏｓ電界効釆型トラ
ンジスタにおいても電ｉ１を電圧ケ下げることなく使用
することができる。
圧、ホットエレクトロン耐圧いずれも向上し、１μ！１
］以下の実効チャネル長音もつＭ Ｏｓ電界効釆型トラ
ンジスタにおいても電ｉ１を電圧ケ下げることなく使用
することができる。
実施例２゜
第５＝（ａ）ＶＣ示すように、チャネル・インプランテ
ーション２を有する１０Ω・ＣｒｒｌのＰ型基板１上に
ゲート酸化膜３ｔ２０ｎｎ］成長きせ、その上にスバン
タ法によりタングステン４ ｆ ３５０ ｎｍｍ堆積る
。その上にイオン嘩インプランテーションのストツパと
なるもの、ここでンよ燐硅酸ガラス５ ｆ ６ Ｑ ｎ
ｍ堆積する。その上にシリコン窒化膜２０が５０ ｎ
ｍ堆積し、更に感光性ａＪ脂膜６を塗布し、写真蝕刻
法ＩｉＣより、パターンを形成し、反応性イオン・エラ
チンブレこより槓ＪｔＪ％４３ 、４． 。
ーション２を有する１０Ω・ＣｒｒｌのＰ型基板１上に
ゲート酸化膜３ｔ２０ｎｎ］成長きせ、その上にスバン
タ法によりタングステン４ ｆ ３５０ ｎｍｍ堆積る
。その上にイオン嘩インプランテーションのストツパと
なるもの、ここでンよ燐硅酸ガラス５ ｆ ６ Ｑ ｎ
ｍ堆積する。その上にシリコン窒化膜２０が５０ ｎ
ｍ堆積し、更に感光性ａＪ脂膜６を塗布し、写真蝕刻
法ＩｉＣより、パターンを形成し、反応性イオン・エラ
チンブレこより槓ＪｔＪ％４３ 、４． 。
５．２０’ｉエツチングし、ゲート尋体部分を形成する
。
。
次に第５図（ｂ）にボすように、感光性樹脂膜６を除去
し、低＃紋の拡散層を形成するためＶこ、６０ＫｅＶの
燐イオンを６×１０１１０ｌ３またけ打込み１０００℃
、１０分リすニール奮加え、更に高濃度の拡散層を形成
するために８０ＫｅＶ、５ＸＩ Ｑ ｌ ５ （ｎｌ
−２の砒素イオンｆ打込み９５０Ｃ。
し、低＃紋の拡散層を形成するためＶこ、６０ＫｅＶの
燐イオンを６×１０１１０ｌ３またけ打込み１０００℃
、１０分リすニール奮加え、更に高濃度の拡散層を形成
するために８０ＫｅＶ、５ＸＩ Ｑ ｌ ５ （ｎｌ
−２の砒素イオンｆ打込み９５０Ｃ。
３０分でアニールした。
次に第５図（Ｃ）に示すように、等方性エンチングによ
り、タングステン４と燐硅酸ガラス５を約０．５μｍ細
らせた。シリコン窒化膜２０を除去してから、６０Ｋｅ
Ｖ、ｌＸｌ０”ｃｍ−２ｇ）燐イオン全打込み、１００
０℃、１０分のアニールを加えて、ノース・ドレインを
形成した。
り、タングステン４と燐硅酸ガラス５を約０．５μｍ細
らせた。シリコン窒化膜２０を除去してから、６０Ｋｅ
Ｖ、ｌＸｌ０”ｃｍ−２ｇ）燐イオン全打込み、１００
０℃、１０分のアニールを加えて、ノース・ドレインを
形成した。
この後は、第４図（ｄ）以後に示すようＶこ標準のプロ
セスで、保ｎＪＮと電極を形成した。
セスで、保ｎＪＮと電極を形成した。
本実施例によっても、実施例１と同じ構造が得られ、同
様の効果があがった。
様の効果があがった。
本発明によれば、新しいマスク全必要とせずに膜の被着
と異方性エツチング、及び２回のイオン・インプランテ
ーション音訓えるたけで、約４■のドレイン耐圧向上と
約３■のホットエレクトロン耐圧向上が実現され、電源
′電圧の低下を伴わずに素子の微細化が行なえる。
と異方性エツチング、及び２回のイオン・インプランテ
ーション音訓えるたけで、約４■のドレイン耐圧向上と
約３■のホットエレクトロン耐圧向上が実現され、電源
′電圧の低下を伴わずに素子の微細化が行なえる。
第１図は従来のＭＯ８’亀界効果型トランジスタの断面
図、第２図はドレイン耐圧及びホットエレクトロン耐圧
の実効チャネル長依存性のグラフ、第３図は最大電界強
度のｎ一部イオン打込み量依存性を示すグラフ、第４図
は本発明におけるＭＯ８電界効果型トランジスタの各製
造段階における素子の断面図、第５図は本発明における
別の製造方法による素子の断面図である。 １・・・Ｓｉ基板、２・・・チャネルインプランテーシ
ョン、３・・・ゲート酸化膜、４・・・Ｗゲート、５・
・・燐硅酸カラス、６・・・感光性樹脂膜、７・・・ソ
ース・ドＶイン電極、８・・・ｎ−拡散層、９・・・ｎ
＋拡散層、１０・・・従来型ＭＯ８電界効果型トランジ
スタにおけるトンイン耐圧、ｌＯ′・・・本発明音用い
た時のドレイン耐圧、１１・・・従来型Ｍ ＯＳ ’ａ
界効果型トランジスタにおけるホットエレクトロン耐圧
、１１′・・・本発明を用いた時のホットエレクトロン
耐圧、２０・・・シリコン窒化膜、２５・・・従来ｍＭ
Ｏ８にお第１図 ５ ’ｉｚ 図 ρ Ｚρ ｆｉＺｌｉｆセレ１ピノｔ−１ｃｙ−）第 ３ 図 ￥Ｊ１日４オシ打込７量 ［こ／ｎＬ−２〕■４図 第 ４ 図 （Ｃ） 第 ５ 図
図、第２図はドレイン耐圧及びホットエレクトロン耐圧
の実効チャネル長依存性のグラフ、第３図は最大電界強
度のｎ一部イオン打込み量依存性を示すグラフ、第４図
は本発明におけるＭＯ８電界効果型トランジスタの各製
造段階における素子の断面図、第５図は本発明における
別の製造方法による素子の断面図である。 １・・・Ｓｉ基板、２・・・チャネルインプランテーシ
ョン、３・・・ゲート酸化膜、４・・・Ｗゲート、５・
・・燐硅酸カラス、６・・・感光性樹脂膜、７・・・ソ
ース・ドＶイン電極、８・・・ｎ−拡散層、９・・・ｎ
＋拡散層、１０・・・従来型ＭＯ８電界効果型トランジ
スタにおけるトンイン耐圧、ｌＯ′・・・本発明音用い
た時のドレイン耐圧、１１・・・従来型Ｍ ＯＳ ’ａ
界効果型トランジスタにおけるホットエレクトロン耐圧
、１１′・・・本発明を用いた時のホットエレクトロン
耐圧、２０・・・シリコン窒化膜、２５・・・従来ｍＭ
Ｏ８にお第１図 ５ ’ｉｚ 図 ρ Ｚρ ｆｉＺｌｉｆセレ１ピノｔ−１ｃｙ−）第 ３ 図 ￥Ｊ１日４オシ打込７量 ［こ／ｎＬ−２〕■４図 第 ４ 図 （Ｃ） 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板上に形成されたＭＵＳ電界
効果型トランジスタにおいて、そのソース・ドレインの
少なくとも一方が、高濃度の第２導寛型でゲート導体直
下にはない第１半導体領域と、それ？囲む低濃度の第２
導゛亀型の第２半導体領域と、前記第２半導体領域より
、不純物濃度が低いか多くとも等濃度で、前記第２半導
体領域からゲートの直下に達する範囲にある第２４屯型
のｊＡ３半導体領域とからなる半導体装置。 ２、ＭＯ８’Ｍ界効果型トランジスタのソース・ドレイ
ン形成において、所定のパターンに形成されたゲート導
体部分等をマスクに低濃度の第１のイオン・インプラン
テーションを行なう工程、全面をイオン・インプランテ
ーションのストッパとなる膜で被覆し、異方性エツチン
グにより、ゲート導体側壁部のみ前記膜を残し、他の部
分の前記膜を除去した後、低濃度ではあるが前記イオン
・インプランテーションの打込み量と等しいかより高濃
度の第２のイオン自インプランテーションを行ない、更
に第３の高濃度のイオン・インプランテーションを行な
う工程を有する事を特徴とする半導体装置の製造方法。 ３、ＭＯ８電界効果型トランジスタのソース・ドレイン
形成において、所定のパターンに形成されたゲート導体
部分等をマスクにして低濃度の第１のイオン・インプラ
ンテーション全行ない、更に高濃度の第２イオン・イン
プランテーションを行なう工程、前記ゲート導体等を等
方性エツチングにより約０．２μｍから０．７μｍ細ら
しめる工程、このゲート導体部分等全マスクに前記第１
イオン・インプランテーションと同程度かより低濃度の
第３イオン毎インプランテーシヨンを行なう工程を有す
る事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16034283A JPS6053079A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16034283A JPS6053079A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6053079A true JPS6053079A (ja) | 1985-03-26 |
Family
ID=15712905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16034283A Pending JPS6053079A (ja) | 1983-09-02 | 1983-09-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251761A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路およびその製造方法 |
-
1983
- 1983-09-02 JP JP16034283A patent/JPS6053079A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251761A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路およびその製造方法 |
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