JPS6050932A - 半導体チップの実装方法 - Google Patents
半導体チップの実装方法Info
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- JPS6050932A JPS6050932A JP58157886A JP15788683A JPS6050932A JP S6050932 A JPS6050932 A JP S6050932A JP 58157886 A JP58157886 A JP 58157886A JP 15788683 A JP15788683 A JP 15788683A JP S6050932 A JPS6050932 A JP S6050932A
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- semiconductor chip
- substrate
- pitch
- finger
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- H01—ELECTRIC ELEMENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、例えばポリイミドフィルムに設けたデバイス
ホールにＩＣチノフ０等の半導体チップを組込むフィル
ムキャリア方式を用いた半導体チップ０の実装方法に関
するものである。
ホールにＩＣチノフ０等の半導体チップを組込むフィル
ムキャリア方式を用いた半導体チップ０の実装方法に関
するものである。
（従来技術）
第１図は、従来のフィルムキャリア方式による１アウタ
ーボンデイング前、換言すると、ボンディング法を用い
て基板上に組込み実装する前の半導体チップの状態を示
す図で、同図（、）はその正面図、同図（ｂ）はその断
面図である。図中１はＩＣチップ０等の半導体チップで
あり、２は銅箔で形成され、その先端にフィンガー２ａ
を有するフィンガーリードであり、更に、３は前記フィ
ンガーリード２を形成したポリイミドフィルムであって
、例えば前記フィンガー２ａのピッチの乱れ、所謂パラ
ケの状態になるのを防いでいる。
ーボンデイング前、換言すると、ボンディング法を用い
て基板上に組込み実装する前の半導体チップの状態を示
す図で、同図（、）はその正面図、同図（ｂ）はその断
面図である。図中１はＩＣチップ０等の半導体チップで
あり、２は銅箔で形成され、その先端にフィンガー２ａ
を有するフィンガーリードであり、更に、３は前記フィ
ンガーリード２を形成したポリイミドフィルムであって
、例えば前記フィンガー２ａのピッチの乱れ、所謂パラ
ケの状態になるのを防いでいる。
第２図、第３図は、前記第１図で示した状態に形成した
半導体チップを、アウタービンディングによって基板に
組込み実装した場合の状態図で、図中、４は接続パター
ン（ボンディング・ぐターン）４ａと配線・ぐターン４
ａ’とをその表面に形成した基板であシ、矢印はフィ
ンガー２ａと接続・ぐターン４ａとのボンディング位置
を示している。なお、前記配線パターン４ａ′は、基板
の実装密度を向上させる為に採用される構成であって、
半導体チップの実装部分に形成されている。
半導体チップを、アウタービンディングによって基板に
組込み実装した場合の状態図で、図中、４は接続パター
ン（ボンディング・ぐターン）４ａと配線・ぐターン４
ａ’とをその表面に形成した基板であシ、矢印はフィ
ンガー２ａと接続・ぐターン４ａとのボンディング位置
を示している。なお、前記配線パターン４ａ′は、基板
の実装密度を向上させる為に採用される構成であって、
半導体チップの実装部分に形成されている。
ここで、第１図で示す半導体チ、ｆを、アウタービンデ
ィングによって基板上に組込み実装した状態を示す第２
図、第３図をみると、第２図では、ポリイミドフィルム
３に形成されたフィンｊｆ ＩＪ−ド２の部分と基板４
に形成された配線・やターン４ａ′との間隙が充分に確
保されておらず、又、第３図では、フィンガーリード２
が配線パターン４ａ’と接触しているのが理解される。
ィングによって基板上に組込み実装した状態を示す第２
図、第３図をみると、第２図では、ポリイミドフィルム
３に形成されたフィンｊｆ ＩＪ−ド２の部分と基板４
に形成された配線・やターン４ａ′との間隙が充分に確
保されておらず、又、第３図では、フィンガーリード２
が配線パターン４ａ’と接触しているのが理解される。
しだがって、第１図に示す状態の半導体チップ０では、
ボンディング加工等の際、フィンガーリードと配線・ぐ
ターンとが接し、最悪で第３図の如き状態になる恐れが
あったのである。更に述べれば、前記接触する配線・や
ターンが接続パターンであれば影響は出ないが、そのパ
ターンの種類が異なると７ヨートシ、したがって、所望
の特性が得られなくなる恐れがあり、半導体チップ０の
実装面上にパターン形成し、実用に供することは困難で
あった。又、半導体チップ０のフィンガーリードについ
ては、その長さが短い為、基板への実装に用いるアウタ
ービンディング加工を行うと、その際リフローした熱は
半導体チップＩとフィンガーリード２との接続部、すな
わち、インナーボンディング部に伝わり、ボンディング
剥れが生じる恐れがあり、したがって、接続の信頼性の
低下を招き、歩留りが低下する等の問題点があったので
ある。
ボンディング加工等の際、フィンガーリードと配線・ぐ
ターンとが接し、最悪で第３図の如き状態になる恐れが
あったのである。更に述べれば、前記接触する配線・や
ターンが接続パターンであれば影響は出ないが、そのパ
ターンの種類が異なると７ヨートシ、したがって、所望
の特性が得られなくなる恐れがあり、半導体チップ０の
実装面上にパターン形成し、実用に供することは困難で
あった。又、半導体チップ０のフィンガーリードについ
ては、その長さが短い為、基板への実装に用いるアウタ
ービンディング加工を行うと、その際リフローした熱は
半導体チップＩとフィンガーリード２との接続部、すな
わち、インナーボンディング部に伝わり、ボンディング
剥れが生じる恐れがあり、したがって、接続の信頼性の
低下を招き、歩留りが低下する等の問題点があったので
ある。
なお、前記ボンディング剥れを防ぐには、フィンガ一部
分を長くすることも考えられるが、この場合には、取シ
扱いにおいてフィンが一部分にバラクの状態が起きて基
板上の配線パターンとの位置合せが困難になったり、あ
るいはアウタービンディングの際、そのボンディングノ
ールとの接触時に位置ずれが発生し易くなる問題が生じ
るのである。
分を長くすることも考えられるが、この場合には、取シ
扱いにおいてフィンが一部分にバラクの状態が起きて基
板上の配線パターンとの位置合せが困難になったり、あ
るいはアウタービンディングの際、そのボンディングノ
ールとの接触時に位置ずれが発生し易くなる問題が生じ
るのである。
（発明の目的）
本発明はこのような点を考慮してなされたものであって
、ポリイミドフィルムに形成したフィンガーリードと基
板に形成した配線・ぐターンとのショートの恐れを除去
し、それとともに半導体チ。
、ポリイミドフィルムに形成したフィンガーリードと基
板に形成した配線・ぐターンとのショートの恐れを除去
し、それとともに半導体チ。
プの実装密度の向上の得られるフィルムキャリア方式を
用いた半導体チップの実装方法を提供することを目的と
する。
用いた半導体チップの実装方法を提供することを目的と
する。
（発明の構成）
す々わち、本発明は上記目的を達成する為に、半導体チ
ノグ両端に接続するフィンガーリードを２段設置したポ
リイミドフィルム上に形成し、該形成した半導体チップ
の基板への実装は、両者の間で十分な空間が形成出来る
ようにフィンガーリードをビンディングすることにより
行う構成としだものである。以下、図面を用いて本発明
の詳細な説明する。
ノグ両端に接続するフィンガーリードを２段設置したポ
リイミドフィルム上に形成し、該形成した半導体チップ
の基板への実装は、両者の間で十分な空間が形成出来る
ようにフィンガーリードをビンディングすることにより
行う構成としだものである。以下、図面を用いて本発明
の詳細な説明する。
（発明の実施例）
第４図、第５図は、本発明に係る実装方法を説明する図
で、第４図はフィルムキャリア方式によるアウターボン
ディング前、すなわち、基板上に組込み実装される前の
半導体チップの状態を示す図で、同図（ａ）はその正面
図、同図（ｂ）はその断面図である。又、第５図は前記
第４図で示しだ状態の半導体チップをアウタービンディ
ングにより基板に組込み実装した場合の状態図である。
で、第４図はフィルムキャリア方式によるアウターボン
ディング前、すなわち、基板上に組込み実装される前の
半導体チップの状態を示す図で、同図（ａ）はその正面
図、同図（ｂ）はその断面図である。又、第５図は前記
第４図で示しだ状態の半導体チップをアウタービンディ
ングにより基板に組込み実装した場合の状態図である。
図中、第１図、第２図で示した従来の構成と異なるのは
、半導体チップ１からのフィンガーリード２を長く形成
し、しかも、途中２段のポリイミドフィルム、？ａ、３
ｂに形成した構成である。更に、前記フィンガーリード
２は、半導体チップ１側のポリイミドフィルム３ａでそ
のピッチ、ツクターン等の変更を施し、フィンが一２ａ
側のポリイミドフィルム３ｂで基板４上のビンディング
ピンチ、換言すると接続・ぐターン４ａのピッチと同一
（図示せず）になるように形成されているのである。又
、接続パターン４ａと配線・ぐターン４ａ’との距離も
従来のそれと較べて広くすることが可能である。
、半導体チップ１からのフィンガーリード２を長く形成
し、しかも、途中２段のポリイミドフィルム、？ａ、３
ｂに形成した構成である。更に、前記フィンガーリード
２は、半導体チップ１側のポリイミドフィルム３ａでそ
のピッチ、ツクターン等の変更を施し、フィンが一２ａ
側のポリイミドフィルム３ｂで基板４上のビンディング
ピンチ、換言すると接続・ぐターン４ａのピッチと同一
（図示せず）になるように形成されているのである。又
、接続パターン４ａと配線・ぐターン４ａ’との距離も
従来のそれと較べて広くすることが可能である。
以上、第４図で示した構成の半導体チップを、２ンデイ
ング法によシ基板に組込み実装したのが第５図である。
ング法によシ基板に組込み実装したのが第５図である。
すなわち、この時の実装は、フィンガ−リード２を形成
した２段設置のポリイミドフィルム、？ ａ 、 ３
ｂのうちの半導体チップ１側のポリイミドフィルム３ａ
と半導体チップ１とで、基板４との空間を余裕を持って
形成した状態で行なわれる。この後、半導体チップｌに
、その表面保護、絶縁確保等の為に、例えばシリコン樹
脂を用いてその全体をコーティングする。このコーティ
ング加工は、脱泡技術が用いられ、これにより前記半導
体チノｆノ、フィンガーリード２、および基板４によっ
て形成された空間に、その空間が大きい為、前記シリコ
ン樹脂は充分に浸透し、したがって、空間の確保も確実
なものとなる。又、フィンガーリード２については、従
来のそれと較べて長くなり、しだがって、半導体チップ
１のアウターボンディングの際、その熱によるリフロー
によって半導体チップ１とフィンガーリード２とのイン
ナーボンディング部分での接続剥れの恐れがなくなるの
である。
した２段設置のポリイミドフィルム、？ ａ 、 ３
ｂのうちの半導体チップ１側のポリイミドフィルム３ａ
と半導体チップ１とで、基板４との空間を余裕を持って
形成した状態で行なわれる。この後、半導体チップｌに
、その表面保護、絶縁確保等の為に、例えばシリコン樹
脂を用いてその全体をコーティングする。このコーティ
ング加工は、脱泡技術が用いられ、これにより前記半導
体チノｆノ、フィンガーリード２、および基板４によっ
て形成された空間に、その空間が大きい為、前記シリコ
ン樹脂は充分に浸透し、したがって、空間の確保も確実
なものとなる。又、フィンガーリード２については、従
来のそれと較べて長くなり、しだがって、半導体チップ
１のアウターボンディングの際、その熱によるリフロー
によって半導体チップ１とフィンガーリード２とのイン
ナーボンディング部分での接続剥れの恐れがなくなるの
である。
第６図は、第４図で示したアウターボンディング直前の
状態の半導体チ、フ０を加工した状態を示す図で、フォ
ーミングにより成形した状態を示す。
状態の半導体チ、フ０を加工した状態を示す図で、フォ
ーミングにより成形した状態を示す。
このフォーミングの加工は例えばアウターボンデインク
の直前に図示しないフィルムキャリアから打ち抜く時に
行え、しかも、フィンが一２ａ側のポリイミドフィルム
３ｂの端部Ｃを利用し、ここを基準にフォーミングする
ことが出来るのでやり易く、均一なものが得られるので
ある。しため：って、ボンディング加工の前にポリイミ
ドフィルム３ｂを基準にして、半導体チップ１とポリイ
ミドフィルム３ａが浮いた状態で形成、すなわち、必要
とする空間形成が行え、しかも、基準となるポリイミド
フィルム３ｂの部分は基板４０表面と平行、すなわち、
図示しないボンディングソールとも平行に形成されるの
で、アウターボンデインク゛の際、ヒンディングソール
とフィンガー２ａとの接触時に位置ずれの発生は押えら
れ、したがって、ボンディングはし易くなシ、シかも、
ボンディングによる接続の信頼性の向上が期特出来、製
品の歩留シが向上する。
の直前に図示しないフィルムキャリアから打ち抜く時に
行え、しかも、フィンが一２ａ側のポリイミドフィルム
３ｂの端部Ｃを利用し、ここを基準にフォーミングする
ことが出来るのでやり易く、均一なものが得られるので
ある。しため：って、ボンディング加工の前にポリイミ
ドフィルム３ｂを基準にして、半導体チップ１とポリイ
ミドフィルム３ａが浮いた状態で形成、すなわち、必要
とする空間形成が行え、しかも、基準となるポリイミド
フィルム３ｂの部分は基板４０表面と平行、すなわち、
図示しないボンディングソールとも平行に形成されるの
で、アウターボンデインク゛の際、ヒンディングソール
とフィンガー２ａとの接触時に位置ずれの発生は押えら
れ、したがって、ボンディングはし易くなシ、シかも、
ボンディングによる接続の信頼性の向上が期特出来、製
品の歩留シが向上する。
なお、前記説明した２段設置のポリイミドフィルムを、
１段設置で巾の広いポリイミドフィルムで構成すること
も考えられるが、この場合には、その面積は広くなり、
しだがって、その後の脱泡技術によるコーティング加工
の際、その材質が軟材であることから変形し、基板４上
の配線・モター７と面接触し、ショートする恐れがある
こと、又、フォーミングにおいては、第７図、第８図の
様になり、′ 第７図の場合 はボンディング部のフィンガーとボンディングツールが
平行にならないこと、第８図の場合は特にピッチ変換を
行ったポリイミドフィルムと基板とが接触するという問
題が有シ、得策ではないのである。
１段設置で巾の広いポリイミドフィルムで構成すること
も考えられるが、この場合には、その面積は広くなり、
しだがって、その後の脱泡技術によるコーティング加工
の際、その材質が軟材であることから変形し、基板４上
の配線・モター７と面接触し、ショートする恐れがある
こと、又、フォーミングにおいては、第７図、第８図の
様になり、′ 第７図の場合 はボンディング部のフィンガーとボンディングツールが
平行にならないこと、第８図の場合は特にピッチ変換を
行ったポリイミドフィルムと基板とが接触するという問
題が有シ、得策ではないのである。
（発明の効果）
以上、詳細に述べて来たように本発明によれば、ポリイ
ミドフィルムを２段設置してフィンガーリードを形成し
たので、該フィンガーリードと基板との接触がなくなり
ショートする危険性がなく、したがって、基板上の半導
体チップの実装部分に配線・ぐターンの形成が実現出来
、高密度実装が行えるのである。又、フィンガーリード
のフォーミングも行い易くなシ、シたがって、ボンディ
ングの際の位置ずれが押えられ、得られる接続の信頼性
が向上し、更には、必要に応じて２段設置のポリイミド
フィルムを利用してフィンガーリードのパターン、ピッ
チ等を変化させて形成出来る等、優れた効果が期特出来
るのである。
ミドフィルムを２段設置してフィンガーリードを形成し
たので、該フィンガーリードと基板との接触がなくなり
ショートする危険性がなく、したがって、基板上の半導
体チップの実装部分に配線・ぐターンの形成が実現出来
、高密度実装が行えるのである。又、フィンガーリード
のフォーミングも行い易くなシ、シたがって、ボンディ
ングの際の位置ずれが押えられ、得られる接続の信頼性
が向上し、更には、必要に応じて２段設置のポリイミド
フィルムを利用してフィンガーリードのパターン、ピッ
チ等を変化させて形成出来る等、優れた効果が期特出来
るのである。
第１図は従来の半導体チップの状態を示す図、第２図、
第３図は各々第１図で示した半導体チップを基板に実装
した状態を示す図、第４図は本発明を適用した半導体チ
、フ０の状態の一例を示す図、第５図は第４図で示しだ
半導体チノゾを基板に実装した状態を示す図、第６図は
半導体チップの他θつ状態を示す図、第７図、第８図は
フォーミングを説明する図である。 ｌ・・・半導体チップ、２・・フィンガーリード、２ａ
−・・フィ：ｙｊｆ−１３ｒ 、？ａ 、 ３ｂ・・・
ポリイミドフィルム、４・・・基板、４ ａ・・接続ノ
やターン、４ａ′・・配線ノやターン。 特許出願人 沖電気工業株式会社
第３図は各々第１図で示した半導体チップを基板に実装
した状態を示す図、第４図は本発明を適用した半導体チ
、フ０の状態の一例を示す図、第５図は第４図で示しだ
半導体チノゾを基板に実装した状態を示す図、第６図は
半導体チップの他θつ状態を示す図、第７図、第８図は
フォーミングを説明する図である。 ｌ・・・半導体チップ、２・・フィンガーリード、２ａ
−・・フィ：ｙｊｆ−１３ｒ 、？ａ 、 ３ｂ・・・
ポリイミドフィルム、４・・・基板、４ ａ・・接続ノ
やターン、４ａ′・・配線ノやターン。 特許出願人 沖電気工業株式会社
Claims (2)
- （１） テープ状のフィルムに設けたデバイスホールに
半導体チップを組込むフィルムキャリア方式を用い、半
導体チップのフィンガーリードは、該フィンガーリード
と直角方向に２段設置したフィルム上に形成し、該形成
した半導体チップの基板への実装は、両者の間で充分な
空間が形成出来るようにフィンガーリードのフィンガ一
部分をボンディングすることにより行うことを特徴とし
た半導体チップの実装方法。 - （２）２段設置したフィルムにおいて、半導体チップ側
に設置したフィルムではフィンガーリードの・やターン
、ピッチを必要に応じて変化させ、他のフィルムではフ
ィンガーリードのピッチを基板のボンディングピッチと
同一ピッチに変化させてフィンガーリードを形成したこ
とを特徴とする特許請求の範囲第（１）項記載の半導体
チップの実装方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157886A JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157886A JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6050932A true JPS6050932A (ja) | 1985-03-22 |
| JPH0330987B2 JPH0330987B2 (ja) | 1991-05-01 |
Family
ID=15659563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157886A Granted JPS6050932A (ja) | 1983-08-31 | 1983-08-31 | 半導体チップの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050932A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313393A (ja) * | 1986-07-04 | 1988-01-20 | 日本電気株式会社 | 電子部品の実装構造 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688347A (en) * | 1979-12-20 | 1981-07-17 | Nec Corp | Semiconductor device |
-
1983
- 1983-08-31 JP JP58157886A patent/JPS6050932A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688347A (en) * | 1979-12-20 | 1981-07-17 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313393A (ja) * | 1986-07-04 | 1988-01-20 | 日本電気株式会社 | 電子部品の実装構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330987B2 (ja) | 1991-05-01 |
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