JPS6048790B2 - デ−タ処理システムのいくつかの装置間におけるデ−タの相続く転送相を重畳するための装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理システムのいくつかの装置間におけ
るデータ転送の相続く相もしくは段階を重畳もしくは重
ね合せるための装置に関する。

特に本発明はいくつかの個々のプロセッサと少くとも１
つの中央記憶装置もしくはメモリとを有し、該メモリに
対し各プロセッサを、母線とも称せられるデータ伝送チ
ャンネル系統を介して接続することができ、その場合各
プロセッサとメモリ間の接続は他のプロセッサを経ずに
確立されるデータ処理システムに関する。上に述べた型
のデータ処理システムにおいては、転送母線はシステム
の送信装置と受信装置間でデータを伝送する働きをなす
。

このシステムは装置から到来し、伝送母線の利用に関す
る全ての要求を処理する母線制御論理部を有している。
この母線の利用は一定のまたは不変の優先度に従つて行
なわれる。各装置には固定の優先度が与えられており、
同時にいくつかの要求が生じた場合には優先回路が最も
高い優先度を有する装置から発生された呼もしくは要求
を選択する。母線制御論理部はシステムの全ての装置と
交信するように配置されて、システムの状態および時間
経過に関する特定のデータおよび特定の信号を発生する
ことができる。この周知のシステムには少くとも２つの
欠点がある。

母線制御論理部が故障した場合には、システムの他の装
置全てが動作しなくなる。他方送信装置と受信装置との
間の接続の確立は時間を食うアドレスおよび受信確認信
号の交換によつて行なわれる、と言う欠点である。上の
問題に対する１つの解決策は、装置当りを越えない割合
いでシステムの各重要な装置に伝送母線の論理制御部を
設置することにある。

各制御論理部は、伝送母線に接続された装置から到来す
る全ての呼ならびに該論理制御部が設けられている特定
の装置から伝送母線の利用に関する呼を処理する。各装
置には、該装置をして優先順位に従がい伝送母線の利用
を可能にする固定の優先度が与えられている。全べての
制御論理部には最高優先度を有する装置から到来する呼
を検知するための同じ優先回路が設けられる。このよう
にして全べての装置は、呼を発生している全べての装置
をその制御論理部によつて報告され、各装置は伝送母線
に対する制御を確保するに当り最高優先度を有するもの
を認識することができる。このような装置構成によれば
、制御論理部の故障で他の装置の動作が阻害されること
は最早やない。他の装置との交信を中断するのはサービ
スをすることができない装置だけとなる。被呼装置から
の受信確認を待期する必要は最早やない、と言うのは、
転送の許可は局部的に発生されて他の装置全体に同時に
報告されるからである。空間的にも時間的にも同時に装
置間で交換されるデータの多重化を可能にする解決策を
見出す必要があるのは、データ母線を介しての多数のデ
ータ交換に関し満足な性能を確保するためだけの理由に
よる。本発明は上記の問題に対する解決を提案するもの
である。

本発明によれば、２つの装置間における各動作は１ない
し２の相を必要とし、そして異なつた装置間における動
作は伝送母線上でこれら相を多重化することにより実行
される。本発明の装置によれば、母線の同一のフィール
ド（アドレス、制御およびデータ・フィールド）が同時
に利用されていないと言う条件の元で異なつた装置に関
する相を重畳することが可能になる。この重畳もしくは
重なりを制御するために、各装置は先ず次のサイクルで
フィールドが利用される仕方を特定する項目を伝送する
。この装置に対する母線の割当てはこの項目の関数とし
て行なわれる。本発明は添付図面を参照しての以下の説
明から一層よく理解されるであろう。第１図に示したシ
ステムは接続Ｂｌ，ｂ２，ｂ３を介して共通の母線Ｂに
それぞれ接続されている装置１，２および３を有する。

各装置は同じ佼先回路Ｐを備えた制御論理部を有してい
る。

母線Ｂに対する各装置の制御要求呼は優先回路Ｐを介し
て他の全ての装置に伝送される。即ち装置１は接続Ｉ，
およびレを介して発呼者であることを装置２および３に
対して通報し、装置２は接続Ｉ，およびＩ。を介して装
置１および３に通報し、そして装置３は接続Ｉ。および
レを介して装置１および２に通報する。自明なように所
与の時点において、最も高い優先度を有する発呼装置だ
けが母線Ｂに対する制御もしくは監視を得る。

用いられる装置は第２図に示すように異なつた種類のも
のであつてもよい。

この図において母線Ｂはメモリ制御装置ＭＭＵｌ２，ｌ
３を異なつたキャッシュ・メモリＭＣＵ６，８またはバ
ッファ・メモリＭ’ＩＩＪ４およびＭＴＵＩＯに接続す
る。

バッファ．メモリＭＴＵ４およびＭＴＵｌＯは入／出力
コントローラＩＯＣ５および１１を母線Ｂに接続し、他
方キャッシュ・メモリ６および８はそれぞれデータ処理
装置もしくはプロセッサ７および９を母線Ｂに接続する
。本発明に従い各装置に設けられる制御論理部が第３図
に示されている。この論理装置は優先回路Ｐ，。、該回
路Ｐが設けられている装置の局部呼を処理するための回
路Ｔ，。およびレジスタＳＴＡＴＲｌ４を備えている。
レジスタＳＴＡＴＲｌ４はその入力端子１に信号ＳＴＡ
Ｔを受ける。

この信号の状態は母線Ｂのデータ線の利用度を表わす。
レジスタＳＴＡＴＲの出力端子２は選択回路Ｔ，ａの入
力端子１が接続されている。該回路Ｔ，。の入力端子３
は局部要求ＲＱｊＬを受ける。回路Ｔは該局部要求を選
択すべきであると判断した時に信号ＲＱ，Ｅをその出力
端３に発生する。信号ＲＱ，Ｅは同時に優先回路Ｐ，。
の入力端ｉに伝送されかつまたシステムの他の装置の制
御論理部に線路ＲＱｋを介して転送される。選択可能と
なつた局部要求が最高優先度を有している場合には優先
回路Ｐ，２はその出力端子Ｐに信号ＲＱ，Ｐを発生し、
この信号はそこで局部装置の制御要素に伝送され、該局
部装置はかくして母線Ｂに対する制御を獲得する。従つ
て、論理制御部のタスクは母線Ｂの利用度もしくはアベ
イラビリテイを分析した後に局部要求を選択可能要求に
変換することにある。

制御論理部は優先回路Ｐ，。

の入力端ＩないしＫに全ての外部要求ＲＱ．を受ける。
これら全ての外部要求の優先度は優先回路１２により分
析されて、局部要求の優先レベルと比較される。この分
析は各装置において同じ仕方で実行されるので、全ての
装置は最高の優先度を有する装置の同じ呼時点で評価さ
れることになる。最高の優先度を有するものと判断され
た装置が、優先回路Ｐにより伝送される信号ＲＱｊＰに
より母線Ｂに対する制御を取ることができる。

優先回路Ｐｌ２が第４図に示されている。この例におい
てはこの回路は５つ迄の要求ＲＱ，ないしＲＱまで分析
できるとされているが、しかしながらこの数は容易にｎ
迄一般化することができよう。回路は４つのナンド・ゲ
ート１６，１８，２０および２２を有しているが、図に
はゲート１８および２０は示されていない。

さらに５つのアンド・ゲート１５，１７，１９，２１お
よび２３を備えているがゲート１９および２１は図示さ
れていない。要求ＲＱ，はゲート１５の入力端１に供給
され、該ゲート１５の出力端には信号ＲＱＰが発生され
る。

この信号ＲＱｉＰは全てのナンド・ゲート１６ないし２
２の入力端１に供給される。ナンド・ゲート１６の出力
端２はアンド・ゲート１７の入力端１に結合されており
、該アンド・ゲート１？はその入力端２に要求ＥＱ。を
受け、そしてその出力端３には信号ＲＱ２Ｐが発生され
る。該信号ＲＱ２Ｐはそこでナンド・ゲート１８ないし
２２の全ての入力端子２に伝送される。図示されていな
い回路によつて信号ＩＱ，およびＩＱ。を評価すること
を可能にするために、同じ配線系が設定されている。得
られる信号ＲＱ，Ｐはナンド・ゲート２０および２２の
入力端３に伝送されそして信号ＲＱ．Ｐはナンド・ゲー
ト２２の入力端４に伝送される。ナンド回路２２の出力
端５はアンド・ゲート２３の入力端１に接続されており
、該入力端２は信号ＲＱ５を受ける。アンド・ゲート２
３の出力端３には信号ＲＱＰが発生される。この回路に
よれば、要求ＲＱが、他の要求ＲＱＩないしＲＱ。が存
在しない場合に優先される。この条件は次の論理式によ
つて検証される。ＲＱＩ）＝ＲＱ，・（ＲＱ，Ｐ木＋Ｒ
Ｑ。

Ｐ＊＋ＲＱ，Ｐ木＋ＲＱ．Ｐ＊）信号ＲＱ，ＰないしＲ
Ｑ．Ｐに対しては次式が満されなければならない。

ＲＱ４Ｐ＝ＲＱ，・ （ＲＱ，Ｐ木＋ＲＱ。

Ｐ木＋ＲαＰ木）ＲＱ，Ｐ＝ＲＱ，−（ＲＱ，Ｐ木＋Ｒ
Ｑ。Ｐ＊）ＲＱ３Ｐ＝ＲＱ２・（ＲＱ，Ｐ＊）ＲＱＩＰ
＝ＲＱＩ 制御論理部および任意装置の制御要素との間の接続が第
５図に示されている。

この図において制御要素は１２ｂｉｓで示されている。
同じ制御要素を有する装置がアドレス母線（ＢＵＳＡ）
、制御母線（ＢＵＣＳ）およびデータ母線（ＢＵＳＤ）
を中心に組織化されている。これらの母線はＢＵＳＢの
対応の要素と共通に共用される。制御要素２４は制御を
獲得した装置に対しＢＵＳＢを介してのデータ転送の管
理に必要とされる制御信号を供給する。この制御要素は
母線Ｂ上でデータを順序化するのに必要とされるマイク
ロプログラムが書き込まれている読出し専用メモリから
構成することができ、さらにまたＰｒｅｎｔｉｃｅＨａ
ｌｌＩｎｃ（１９７０）発行のＳａｍｉｒＳ．ＨＵＳＳ
ＯＮ著の「ＭｉｃｒＯｐｒＯｇｒａｍｍｉｎｇｐｒｉｎ
ｃｉｐｌｅｓａｎｄＰｒａｃｔｉｃｅｓ」頁１８９に記
載されているような種類の制御要素を利用することも可
能である。制御要素は信号ＣＭＤおよびＳＴＡＴをＢＵ
ＳＣ上に発生し、命令Ｃ，およびＣ。

ならびに局部要求信号ＲＱ．Ｌを発生する。この制御要
素はシステム全体に共通のクロックＨＯ（図示せず）に
よつて同期されている。制御要素の入力端１と母線Ｄと
の間に接続されている命令レジスタＲＩ２５は該制御要
素に格納されているマイクロプログラムの出発アドレス
への接続を可能にする。この出発アドレスは命令レジス
タＲＩに格納されている命令を実行するためのコードも
しくは符号を基にして計算される。ＳＴＡＴ信号は母線
Ｃを介して搬送されて、制御論理部１２ｂｉｓのレジス
タＳＴＡＴＲの入力端に受けられる。

局部要求ＲＱ山も同様に制御論理部Ｂｉｓの回路Ｔ，３
の入力端２に伝送される。ＢＵＳＣもシステムの他の装
置によつて発生された全てのＲＱ要求を搬送し、これら
要求は制御論理部１２ｂｉｓの優先回路Ｐ，。の入力端
ＩないしＫに印加される。他の発呼装置より大きな優先
度を有すると或る装置が判定された場合には、その制御
論理部は信号ＲＱＰを発生し、この信号はそこでアンド
・ゲート３３の入力端１に供給される。信号ＲＱＰはア
ンド・ゲート３３の入力端２に対する制御信号Ｃ，の作
用によつてＳＴＡＲＴフリップ・フロップかまたはアン
ド・ゲート３４の入力端２に対する信号Ｃ２の作用によ
りＲＥＳＰＯＮＳＥフリップ・フロップにより評価され
る。

ＳＴＡＲＴおよびＲＥＳＰＯＮＳＥフリップ．フロップ
は母線Ｂとこれらフリップ・フロップが設けられている
装置との間でのデータ転送を開始するのに用いられる。
これらフリップ・フロップはそれぞれ母線Ｃを介して伝
送される信号ＲＳおよびＲＲにより零にリセットされる
。対応のＳＴＡＲＴおよびＲＥＳＰＯＮＳＥ信号は母線
Ｃを介して伝送される。

レジスタＲＤＥ３Ｏはデータ．レジスタであり、この例
の場合、このレジスタは４バイトを格納し得る。これら
４バイトは母線Ｄから直接ロードされそして第６図に示
した装置の内部シーケンサから伝送されるサイクル信号
Ｓ，，Ｓ２，Ｓ。およびＳ。によつて制御されるマルチ
プレクサＭＵＸ２８によつて適宜な期間中に母線Ｄ上に
取り出され得る。この取出しはＳＴＡＲＴ転送相中に生
じ、マルチプレクサＭＵＸ２８の出力端５に接続されて
いる入力端１を有するゲート２９の入力端２に供給され
るＳＴＡＲＴ信号によつて付活される。命令は常にアド
レスを有しているので、レジスタＲＩに格納されている
アドレスは、該命令レジスタ部分に接続されている入力
端２を有するアンド・ゲート２６を介してアドレス母線
ＢＵＳＡに転送される。該ゲート２６は第６図に示され
ている内部シーケンサによつて発生されるサイクル信号
Ｓ，およびＳＴＡＲＴ信号により制御される。ＳＴＡＲ
ＴおよびＲＥＳＰＯＮＳＥ相は母線Ｂに対する基本的デ
ータ交換動作の実行中に生ずる。

この動作は装置によつて実行されるべき基本的タスクと
して定義され、この動作としては例えばメモリに対する
書込みまたは読出し動作がある。動作はその性質に依存
して１つの相または２つの別々の相で実行することがで
きる。或る相が２つの動作を要求する場合には、第１番
目の相は「ＳＴＡＲＴ」であり、第２番目の相は 「ＲＥＳＰＯＮＳＥ」相である。

これら相は第５図の対応のフリップ．フロップによつて
トリガされる。同一の動作のＳＴＡＲＴ相をＲＥＳＰＯ
ＮＳＥ相から分離する区間は他の動作を実行することが
できるように適宜選定することができよう。ＳＴＡＲＴ
相またはＲＥＳＰＯＮＳＥは、自明なように、対応の動
作の性質に依存してその実行に対より長いまたは短かい
期間を必要とする。この期間はシステムのクロックＨ。
の基本的サイクルを基に測定される。ＳＴＡＲＴおよび
ＲＥＳＰＯＮＳＥ相は、したがってシステムのより大き
なまたは少ない数のクロック・サイクルで実行される動
作の種類の関数として実行されることになる。したがつ
てこの実行は第６図および第７図のシーケンサにより同
期される。第６図はＳＴＡＲＴシーケンスを実行するた
めに各装置で用いられるシーケンサを示す。このシーケ
ンサは３つのフリップ・フロップを有する２進計数器３
６を備えている。この計数器はその入力端Ｃｋに印加さ
れるシステムのタイミング信号ＨＯの繰返し周波数で増
分される。増分はＳＴＡＲＴフリップ・フロップから伝
送されるＳＴＡＲＴ信号に応答して行なわれる。この計
数器の状態はアンド・ゲート４５ないし４９の入力端子
に伝送され、これらアンド・ゲートは慣用の仕方でＳＴ
ＡＲＴ相のサイクルＳ，ないしＳ，を復号する。

ＳＴＡＲＴ相中、装置は他の装置で用いられるデータを
伝送する。この伝送は１つまたは２つ以上のワードにわ
たつて生じうる。１つまたは２つ以上のワードの伝送の
場合にはフリップ．フロップＢｌ２はセットされてアン
ド・ゲート３９の入力１が付活される。

４ワードの伝送の場合にはフリップ・フロップＢ４がセ
ットされて、アンド・ゲート３８の入力１が付活される
。

ゲート３９および３８の出力３はそれぞれオア・ゲート
３７の入力端１および２に印加され、そして該オア・ゲ
ートの出力端３からは計数器３６の零リセット信号Ｒ５
が発生される。ゲート３８および３９の入力端２はそれ
ぞれゲート４７および４９から発生される信号Ｓ５およ
びＳ３を受ける。

１または２ワードの転送を要求するＳＴＡＲＴシーケン
スはこのようにしてサイクルＳ３の終時に終末し、他方
４ワードの転送を要求するシーケンスはサイクルＳ５の
終時に終末する。

転送の長さに関する判断は信号℃ＭＤを発生する制御要
素によつて行なわれることは言うまでもない。信号ＣＭ
Ｄの状態がフリップ・フロップＢｌ２またはフリップ・
フロップＢ４の設定を決定し、フリップ・フロップＢ４
はＣＭＤ３＝１の時に状態１をとり、他方フリップ・フ
ロップＢｌ２ιキＣＭＤ３＝０の時に状態１をとり、こ
の制御はシーケンサのサイクルＳ２中に行なわれる。

第７図はＲＥＳＰＯＮＳＥシーケンスを実行するために
各装置で用いられるシーケンサを示す。

このシーケンサは３つのフリップ・フロップを有する２
進計数器５０を備えている。この計数器はその入力端Ｃ
ｋに印加されるクロック信号Ｈ。の繰返し周波数で増分
される。この増分はＲＥＳＰＯＮＳＥフリップ・フロッ
プから供給されるＲＥＳＰＯＮＳＥ信号に応答して行な
われる。この計数器の状態はサイクルＲ，ないしＲ。を
復号するように、アンド．ゲート５１ないし５４の入力
端に供給される。ＲＥＳＰＯＮＳＥシーケンス中、装置
は他の装置から到来するデータを受ける。この受信はフ
ィールドＣＭＤによつて定められる転送長に依存して１
つまたは２つ以上のワードを含み得る。このフィールド
ＣＭＤはＳＴＡＲＴシーケンスを開始し、レジスタＢＣ
ＤＭ６２に格納されている装置によつて発生されるもの
である。応答シーケンスを実行する装置がその識別番号
ＵＮＩＤを送出することにより発呼装置に応答し、該識
別番号て発呼装置はそれに伝送されて来たＲＥＳＰＯＮ
ＳＥメッセージを識別することができる。この識別は比
較器５６で行なわれ、この比較器はサイクルＲ１中、応
答装置から伝送されてきた番号ＵＮＩＤを装置の識別番
号ｉと比較する。２つの番号が同一である場合にはＲＥ
ＳＰＯＮＳＥメッセージは当該装置に関するものであり
、その結果フリップ・フロップ５５は状態１にセットさ
れ、アンド・ゲート５８および５９の入力ならびにデー
タ・レジスタＲＤＥの入力５が可能化される。

１ワードを含む応答の場合には、計数器５０はオア・ゲ
ート５７の出力によリサイクルＲ１の終時にリセットさ
れる。

該オア・ゲートの入力１はアンド・ゲート５９の出力４
により付活される。なお、該アンド・ゲート５９はフィ
ールドＣＭＤ）信号Ｒ１およびフリップ・フロップ５５
の出力Ｑによつて付活される。そこで伝送されてきたワ
ードＤＴはレジスタＲＤＬ６Ｏの部分１に格納される。
４ワードを含む応答の場合には、これらワードはマルチ
プレクサ６１を介してサイクルＲ，ないしＲ。

の繰返し速度でレジスタＲＤＬ６Ｏの部分１ないし４に
順次格納される。計数器５０はオア・ゲート５７に対す
るゲート５８の作用によリサイクルＲ の終時に零にリ
セットされる。第８図のダイヤグラムは、システム内で
の特定化の関数として局部要求を選択するために装置に
よつて実行されねはならない動作もしくは演算を図解す
るものである。

局部要求が相のサイクル１（ステップ６３）中に生じた
場合には、この局部要求は第９図に図解されている論理
条件を満たす楊合に選択可能となる（ステップ６４）。
この局部要求はしかる後に第１０図に示した論理条件を
満さなければならない。サイクル１以外のサイクル中に
はステップ６４は実行される必要はなく、他方ステップ
６５は相のサイクルの如何を問わず常に実行される。次
にステップ６７，６８または６９のうちの任意のステッ
プが発呼装置の性質の関数として実行される。発呼装置
が入／出力コントローラである場合には、要求は第１１
図に示した論理条件を満さなければならない。発呼装置
がキャッシュ・メモリの場合には、このキャッシュ・メ
モリが既にロードされているか否かに依存して差が生ず
る。ロードされている場合には、この発呼装置即ちキャ
ッシュ・メモリは第１２図の−論理条件を満さなければ
ならず、他方ロードされていない場合には第１３図の論
理条件を満さなければならない。第８図のダイヤフラム
から明らかなように、記憶装置ＭＭＥからの局部要求は
常に無条件的に選−択もしくは選出可能である。

なお第９図ないし第１３図に示した対応の配線および論
理条件は単なる例であつて、絶対的なものではない、実
際条件および配線は第２図に示したシステムを構成する
装置の物理的構造に依存するものである。第９図におい
て、オア回路７１およびアンド・ゲート７２は、ＲＥＳ
ＰＯＮＳＥ相の場合、メモリＭＭＵへの書込み（ＷＭ）
またはレジスタへのスワツプ（ＳＷ）または書込みに対
する局部呼が無条件的に選択もしくは選出可能ではない
ことを指く示する。

回路７３および７４は割込み（ＩＮＴ）、トラップ（Ｔ
ＲＰ）、無効化（ＩＮＶ）、メモリ読出し（ＲＭ）、書
込みおよび取消し（Ｒ／Ｃ）、テスト（Ｔ／Ｓ）、レジ
スタ読取り（Ｒ／Ｒ）、比較を伴なわない読出しに対す
る局部要求が応答のサイクル１中を除いてＳＴＡＲＴ相
の場合には選択不可能であることを指示する。回路７５
および７６はメモリ書込み（ＷＭ）、レジスタ書込み（
ＷＲ）およびスワツプ（ＳＷＡＰＰＩＮＧ）に対する局
部読みが書込み応答のサイクル１中を除いて、ＳＴＡＲ
Ｔ相の場合には選出不可能であることを指示する。

回路７７および７８はメモリへの読込み（ＲＭ）、読込
みおよび取消し（ＲＣ）、テスト （Ｔ／Ｓ）レジスタ
読出し（Ｒ／Ｒ）および比較を伴なわない読出し（ＲＷ
Ｃ）に対する局部要求が書込み応答のサイクル１中を除
いてＲＥＳＰＯＮＳＥの場合選択不可能であることを指
示する。

第１０図の回路はデータ線の状態の関数として、局部要
求を選択可能にするのに必要とされる条件を設定する。

データ線の状態はレジスタＳＴＡＴＲの内容の値から既
知となる。このレジスタは２つのフリップ・フロップを
備えている。このレジスタの状態は任意のサイクル中に
読み出され、サイクルｎ中の状態００はデータ線がサイ
クルｎ＋１中利用可能になつたことを意味し、状態０１
はサイクルｎ＋２中データ線を利用可能にし、状態１０
はサイクルｎ＋３中データ線を利用可能にし、そして状
態１１はサイクルｎ＋４中データ線を利用可能にする。
第１０図の回路の配線もしくはワイヤリングは次表に対
応して行なわれる。次の真理値表から入／出力コントロ
ーラ（ＭＴＵ）の局部要求の選択が可能となる。

対応の論理回路は第１１図に示されている。ＳＴＩＮＲ
＝１はＳＴＡＲＴ信号の伝送を禁止することを意味する
。次の真理値表からロードされる際にキャッシュ・メモ
リ装置から伝送される局部要求の選択が可能になる。対
応の論理回路は第１２図に示されている。次の真理値表
からロードされていないキャッシュ・メモリ装置から伝
送される局部要求の選択が可能となる。

対応の論理回路は第１３図に示されている。フ 本発明による装置の動作は第１４図ないし第１７図のタ
イミングダイヤグラムに図解されている。

第１４図において優先を有する装置はメモリ装置ＭＭＵ
にデータ・ワードを書き込む動作を行なう。制御論理部
は基本サイクルＳ。ないしＳ３を有するＳＴＡＲＴ相を
トリガする。サイクルＳ，中、メモリのアドレスが選択
された装置から母線Ａのアドレス線路に伝送され、そし
て命令ワードＣＭＤ，も同様に該装置の制御要素から伝
送されて、メモリ装置に対し書込み動作が要求されてい
ることを報告する。サイクルＳ。

中、フィールドＣＭＤが再び母線Ｂの制御線に伝送され
て、メモリ装置に対しワード書込み動作が要求されてい
ることを報告し、そしてデータ・ワードＤＴが優先を有
する装置からメモリ装置ＭＭＵに伝送される。メモリ装
置ＭＭＵの応答は該メモリ装置がその順番において優先
を獲得した時に生ずる。

これは第１４図に示す２つのサイクルＲ。およびＲ，で
行なわれる。サイクルＲ，中は応答を待機している装置
の識別ワードＵＮＩＤが制御線に伝送されかつ誤りチェ
ック・コードが、書込み動作が満足な状態で生じたこと
をチェックするために伝送される。第１５図は２つのワ
ードをキャッシュ・メモリ装置に書込むためのサイクル
を図解するものである。

問題となる動作は２つのワードの書込みであるので、信
号ＳＴＡＴはサイクルＳ，中、値０１を有し、次いでサ
イクルＳ。中は値００をとり、サイクルＳ２およびＳ３
中にデータの転送が行なわれ、応答は既に述べたように
して発生する。第１６図はメモリＭＭＵへの４ワードの
書込み動作を図解するものである。

この楊合ＳＴＡＴはサイクルＳ，中値１１をとり、サイ
クルＳ２中は１０をとり、サイクルＳ。中は０１をとり
、そしてサイクルＳ，中は００となり、４ワードの転送
はサイクルＳ２ないしＳ５中に行なわれる。応答は先に
述べたように生ずる。第１７図はメモリ装置ＭＭＵのた
めの読出しサイクルを図解するものである。

ＳＴＡＴ相はサイクルＳ，中メモリにアドレシングしか
つサイクルＳ，中読出し動作を付活し、さらにサイクル
Ｓ。中転送を行なうために実行される。第１７図の実施
例においては問題となる動作はメモリへの４ワードの書
込みである。これら４ワードはメモリＭＭＵのＲＥＳＰ
ＯＮＳＥ相の実行中に発呼装置に転送される。サイクル
Ｒ１中ＳＴＡＴが状態１０となつて、データ線がサイク
ルＲ。後利用可能であることを表示する。アドレスおよ
びデータ線の時間的および空間的多重化の一例が第１８
図に図解されている。

この図に示されている第１番目の相（相１）は３つのデ
ータ．ワードを書込むためのＳＴＡＲＴ相である。サイ
クル１はアドレス・フィールドの伝送に用いられそして
それに続く３つのサイクルは３つのデータ・フィールド
の伝送に用いられる。データ線路はサイクル４の終時に
利用可能となり、装置の総数はＳＴＡＴ線の状態によつ
て評価される。この条件下で他の相を実行することもで
きる。例えば１ワードを書き込むためのＳＴＡＲＴ相を
実行することができる。このＳＴＡＲＴ相は先行の相の
サイクル４中にアドレス・フィールドをディスバッチす
ることにより開始することができる。と言うのは対応の
アドレス線路はこの時点では占有されていないからであ
る。データ線は３ワードの読出しのためのＲＥＳＰＯＮ
ＳＥ相３を実行することが可能な場合、第２の相のサイ
クル２の終時に再び利用可能となる。この様にして自明
なように、ＳＴＡＲＴおよびＲＥＳＰＯＮＳＥ相の重畳
で、伝送母線に中断のないデータ転送サイクルを達成す
ることが可能となる。以上述べた本発明の好ましい具体
例は本発明を限定する意図のものではない。

自明のようにデータ処理技術に精通している当該技術分
野の専問家には本発明の範囲から逸脱することなく、他
の具体例を想到し得るであろう。図面の簡単な説明第１
図は本発明によるシステムの構成を示す基本ダイヤグラ
ム、第２図は本発明が適用される特定のシステムの構成
を示し、第３図は本発明による制御論理部の構成要素を
図解し、第４図は制御論理部を形成する優先回路を示し
、第５図は制御論理部と、データ処理システムを形成す
る任意装置の制御要素との接続を示し、第６図はＳＴＡ
ＲＴシーケンスを実行するために、各装置に用いられる
シーケンサを示し、第７図はＲＥＳＰＯＮＳＥシーケン
スを再実行するために各装置で用いられるシーケンサを
示し、第８図は装置における呼を該装置の種類の関数と
して選択するのに要求される連続したデータ処理ステッ
プを示すダイヤグラム、第９図ないし第１３図は各制御
論理部のＴ−回路を示し、第１４図は第２図の中央記憶
装置ＭＭＵにワードを書き込む動作中に実行される動作
を図解するタイミング・ダイヤグラム、第１５図は第２
図のキャッシュ・メモリＭＣＵに２つのワードを書き込
む動作を図解するタイミング・ダイヤグラム、第１６図
は第２図のメモリＭＭＵに４つのワードを書込む際に実
行される動作を図解するタイミング・ダイヤグラム、第
１７図は第２図のメモリＭＭＵに４つのワードを読み込
む際に実行される動作を図解するタイミング・ダイヤグ
ラムそして第１８図はＲＥＳＰＯＮＳＥ相が続く２つの
連続したＳＴＡＲＴ相に対する伝送母線のアドレスおよ
びデータ線の時間的および空間的多重化の例を示す。

１，２，３・・・・・・装置、１２・・・・・・優先回
路Ｐ、１６，１８，２０，２２・・・・・・ナンド・ゲ
ート、１５，１７，１９，２１，２３，３３，３４・・
・・・・アンド・ゲート、ＭＭＵ・・・・・・メモリ記
憶装置、ＭＣＵ・・・・・・キャッシュ・メモリ、Ｍ’
ＩＩＪ・・・・・・バッファ．メモリ、ＩＯＣ・・・・
・・入／出力コントローラ、Ｔ・・・・・・選択回路、
ＲＤＥ・・・・・ルジスタ、ＭＵＸ・・・・・・マルチ
プレクサ。

Claims (1)

1. 【特許請求の範囲】 １ 個々のプロセッサ、および各プロセッサが接続され
   得るメモリによつて形成され得るデータ処理システムの
   いくつかの装置に共通の、データ部分、アドレス部分お
   よび制御部分を含んだ伝送母線上でデータの相続く転送
   相を重畳するために、前記装置の各々は、１つの転送相
   の間該装置によつて行われる動作に依存した母線占有信
   号を発生する制御要素２４と、局部要求によつて作用さ
   れたとき各装置が伝送母線上の制御を得るのを可能とし
   、かつ優先回路１２および選ばれた要求信号（ＲＱＥ）
   を発生するその局部要求のための選択回路１３を備えた
   制御論理部（１２ｂｉｓ）と、を有し、前記優先回路は
   その入力の一方が該装置自身の選択回路の出力に接続さ
   れて、該装置によつて選ばれた要求が他の装置から来る
   要求よりも高い優先度を有していると認識したとき、該
   優先回路が伝送母線上の制御をその装置に与えるのを可
   能とした、データの相続く転送相を重畳するための装置
   において、前記母線を使用する装置の制御要素は最初に
   、全く同じ相の以下のサイクルに対して該装置による母
   線の部分の使用を限定する状態信号（ＳＴＡＴ）を伝送
   し、 該装置の選択回路は、該装置の局部要求 （ＲＱ＿ｉＬ）をこの要求の性質の関数および前記状態
   信号（ＳＴＡＴ）の関数として選択し、各装置は、この
   装置における動作（ＳＴＡＲＴ）をトリガするための第
   １のサイクル発生器（第６図）、およびその装置に前も
   つて質問している別の装置のために意図された応答動作
   をトリガするための第２の発生器（第７図）を備え、サ
   イクル発生器の各々は前記装置の優先回路１２によつて
   トリガされる、ようにしたことを特徴とするデータ処理
   システムのいくつかの装置間におけるデータの相続く転
   送相を重畳するための装置。 ２ 前記第１のサイクル発生器の第１番目のサイクルが
   被呼装置内の情報を検索しかつ該被呼装置によつて実行
   されるべき動作の種類を定めるのに用いられる特許請求
   の範囲第１項記載のデータ処理システムのいくつかの装
   置間におけるデータの相続く転送相を重畳するための装
   置。 ３ 前記第１のサイクル発生器の第２番目のサイクルが
   、伝送母線に伝送すべきデータ長の伝送に用いられる特
   許請求の範囲第１項または第２項のいずれかに記載のデ
   ータ処理システムのいくつかの装置間におけるデータの
   相続く転送相を重畳するための装置。 ４ 第２のサイクル発生器の第１番目のサイクルが応答
   が与えられるべき装置のアドレスの伝送に用いられる特
   許請求の範囲第１項ないし第３項のいずれかに記載のデ
   ータ処理システムのいくつかの装置間におけるデータの
   相続く転送相を重畳するための装置。