JPS6045856A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS6045856A JPS6045856A JP58152661A JP15266183A JPS6045856A JP S6045856 A JPS6045856 A JP S6045856A JP 58152661 A JP58152661 A JP 58152661A JP 15266183 A JP15266183 A JP 15266183A JP S6045856 A JPS6045856 A JP S6045856A
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- Japan
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- storage device
- memory
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2097—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements maintaining the standby controller/processing unit updated
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- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ロ）・発明の技術分野
本発明は、メモリ制御方式、特に中央制御装置および記
憶装置を二重化したシステムにおいて、動作中の系（Ａ
ＣＴ系）の中央制御装置によって待機中の系（ＳＢＹ系
）の記憶装置に情報を書き込み、その書き込まれた情報
を読み出してノ９リテイ・エラーをＡＣＴ系の中央制御
装置に通知するメモリ制御方式に関するものである。
憶装置を二重化したシステムにおいて、動作中の系（Ａ
ＣＴ系）の中央制御装置によって待機中の系（ＳＢＹ系
）の記憶装置に情報を書き込み、その書き込まれた情報
を読み出してノ９リテイ・エラーをＡＣＴ系の中央制御
装置に通知するメモリ制御方式に関するものである。
（Ｂ） 技術の背景と問題点
従来、電子交換機外どにおいては、中央制御装置あるい
は記憶装置などの偶発的な障害等によって、その動作が
不規則になると、交換処理に与える影響が大きいため、
中央制御装置や記憶装置などは二重化され、予備構成を
採用することによって万一の事故に備え、電子交換機の
信頼性の向上を図っている。
は記憶装置などの偶発的な障害等によって、その動作が
不規則になると、交換処理に与える影響が大きいため、
中央制御装置や記憶装置などは二重化され、予備構成を
採用することによって万一の事故に備え、電子交換機の
信頼性の向上を図っている。
しかしながら上記二重化された中央制御装置および記憶
装置の組を夫々動作せしめて交換処理のアクチブ系（Ａ
ＣＴ系）の処理結果とスタンバイ系（ＳＢＹ系）の処理
結果とを比較してエラーが発生した場合に対処せしめる
ようにすることは制御が複雑化する。このために障害が
発生する程度が十分に少なくなったことと相まって、Ｓ
ＢＹ系の記憶装置にのみＡＣＴ系の記憶装置と同一内容
の情報を書き込んでおき障害発生時にＳＢＹ系の記憶装
置の内容を利用することで済ますようにすることが行な
われている。しかし、この装置ではＳＢＹ系の記憶装置
に書き込まれた情報が正しいか否かチェックされておら
ず、障害などによりＳＢＹ系の記憶装置がＡＣＴ系のも
のにかわって動作を開始した際に誤まった制御を行なう
おそれがある問題点があった。
装置の組を夫々動作せしめて交換処理のアクチブ系（Ａ
ＣＴ系）の処理結果とスタンバイ系（ＳＢＹ系）の処理
結果とを比較してエラーが発生した場合に対処せしめる
ようにすることは制御が複雑化する。このために障害が
発生する程度が十分に少なくなったことと相まって、Ｓ
ＢＹ系の記憶装置にのみＡＣＴ系の記憶装置と同一内容
の情報を書き込んでおき障害発生時にＳＢＹ系の記憶装
置の内容を利用することで済ますようにすることが行な
われている。しかし、この装置ではＳＢＹ系の記憶装置
に書き込まれた情報が正しいか否かチェックされておら
ず、障害などによりＳＢＹ系の記憶装置がＡＣＴ系のも
のにかわって動作を開始した際に誤まった制御を行なう
おそれがある問題点があった。
（Ｑ 発明の目的と構成
本発明は”；中央制御１ｉ１１装置および記憶装置を二
重化したシステムにおいて、ＡＣＴ系の中央制御装置に
よってＳＢＹ系の記憶装置に情報を書き込み、その書き
込んだ情報のａＲＩＪティ・チェックを行ない、ハリテ
ィ・エラーが発生した場合にＡＣＴ系の中央制御装置に
割込み信号を送出することにょ−を防止することを目的
としている。そのため、本発明のメモリ制御方式は、中
央制御装置と該中央制御装置によってアクセス可能な記
憶装置とを組としてアクチブ系とスタンバイ系とで二重
化したデータ処理システムにおいて、前記アクチブ系の
中央制御装置が前記アクチブ系の記憶装置からのみ情報
を読み出しかつ前記両系の記憶装置に夫々情報を書き込
むよう構成すると共に、・・・−・ｌ１ｌ−ＩＩ拳魯争
・−拳・・０・前記両系の記憶装置は書き込んだ情報を
読み出してパリティ・チェックを行なう／ぐリテイ・チ
ェック回路とを少なくとも有し、前記両系の記憶装置に
おける夫々の・、Ｑ ＩＪティ・チェック回路からのパ
リティ・エラー信号にもとづき前記アクチブ系の中央側
＠装置に割り込み要求を発することを特徴とする。
重化したシステムにおいて、ＡＣＴ系の中央制御装置に
よってＳＢＹ系の記憶装置に情報を書き込み、その書き
込んだ情報のａＲＩＪティ・チェックを行ない、ハリテ
ィ・エラーが発生した場合にＡＣＴ系の中央制御装置に
割込み信号を送出することにょ−を防止することを目的
としている。そのため、本発明のメモリ制御方式は、中
央制御装置と該中央制御装置によってアクセス可能な記
憶装置とを組としてアクチブ系とスタンバイ系とで二重
化したデータ処理システムにおいて、前記アクチブ系の
中央制御装置が前記アクチブ系の記憶装置からのみ情報
を読み出しかつ前記両系の記憶装置に夫々情報を書き込
むよう構成すると共に、・・・−・ｌ１ｌ−ＩＩ拳魯争
・−拳・・０・前記両系の記憶装置は書き込んだ情報を
読み出してパリティ・チェックを行なう／ぐリテイ・チ
ェック回路とを少なくとも有し、前記両系の記憶装置に
おける夫々の・、Ｑ ＩＪティ・チェック回路からのパ
リティ・エラー信号にもとづき前記アクチブ系の中央側
＠装置に割り込み要求を発することを特徴とする。
（２） 発明の実施例
以下図面にもとづいて本発明の詳細な説明する。
第１図は従来の電子交換機におけるメモリ制御方式を説
明する説明図、第２図は本発明の１実施例ブロック図、
第３図は第２図図示１実施例ブロック図の要部回路図を
示す。
明する説明図、第２図は本発明の１実施例ブロック図、
第３図は第２図図示１実施例ブロック図の要部回路図を
示す。
第１図図示１は発信加入者、２は入トラック（ＩＣＴ）
であって、通話路の一部を構成し、通話路に流れる電流
の監視、通話電流の供給などを行なう装置、３はネット
ワークであって、交換処理を行なうもの、４は出トラッ
ク（ＯＣＴ）であって、通話電流の供給などを行なう装
置、５は着信加入者、６は通話路側（財）回路であって
、低速処理を行なう入トラック２、ネットワーク３ある
いは出トラック４などと冒速処理を行なう中央制御装置
７’−１，７−２とを効率よく接続する回路である。
であって、通話路の一部を構成し、通話路に流れる電流
の監視、通話電流の供給などを行なう装置、３はネット
ワークであって、交換処理を行なうもの、４は出トラッ
ク（ＯＣＴ）であって、通話電流の供給などを行なう装
置、５は着信加入者、６は通話路側（財）回路であって
、低速処理を行なう入トラック２、ネットワーク３ある
いは出トラック４などと冒速処理を行なう中央制御装置
７’−１，７−２とを効率よく接続する回路である。
図中、ＡＣＴ系の中央制御装置ＣＣ，（７−１）はあら
かじめ記憶装置に格納されたプログラムに従って、通話
路系装置の回線状態に変化があるか否かを順次調べ、そ
の変化に対応した処理を行なっており、例えば発イサ加
入者からの呼出し、相手方の電話番号、話中情報などを
記憶装置ＭＭｏ （８−１）および二重化されたＳＢＹ
系のＭＭ＋ （８２）に夫々書き込んでおく。この際Ｓ
ＢＹ系の中央制御装置ＣＣＩ（７２）は休止状態あるい
は、他の仕事を行なっている。
かじめ記憶装置に格納されたプログラムに従って、通話
路系装置の回線状態に変化があるか否かを順次調べ、そ
の変化に対応した処理を行なっており、例えば発イサ加
入者からの呼出し、相手方の電話番号、話中情報などを
記憶装置ＭＭｏ （８−１）および二重化されたＳＢＹ
系のＭＭ＋ （８２）に夫々書き込んでおく。この際Ｓ
ＢＹ系の中央制御装置ＣＣＩ（７２）は休止状態あるい
は、他の仕事を行なっている。
従来のメモリ制御方式では、ＡＣＴ系の中央制御装置Ｃ
Ｃ，（７−１）によって書き込まれたＳ ’Ｂ Ｙ系の
記憶装置ＭＭＩ（８−２）の内容がチェックされていな
いため、ＳＢＹ系の記憶装置ＭＭ、（８−２）が動作状
態におかれた場合に、誤動作を生ずるおそれがあった。
Ｃ，（７−１）によって書き込まれたＳ ’Ｂ Ｙ系の
記憶装置ＭＭＩ（８−２）の内容がチェックされていな
いため、ＳＢＹ系の記憶装置ＭＭ、（８−２）が動作状
態におかれた場合に、誤動作を生ずるおそれがあった。
しかるに本発明にあっては、第２図に示すように、ＡＣ
Ｔ系の中央制御装置ＣＣ０（７−１）によって書き込ま
れたＳＢＹ系の記憶装置ＭＭ、（９−２）から読み出さ
れたデータのパリティ・チェックが行なわれ、ハリティ
・エラーが検出された場合にパリティ・エラーをＡＣＴ
系の中央制御装置ＣＣ３（７−１）に通知、例えば割込
み要求信号を送出して知らせている。この割込み要求信
号にもとづきＡＣＴ系の中央制御装置ＣＣｏ（７−１）
は所定の処理、例えば記憶装置ＭＭ、、（９−１）の内
容を記憶装置ＭＭ１（９−２）に転送するなど行なう。
Ｔ系の中央制御装置ＣＣ０（７−１）によって書き込ま
れたＳＢＹ系の記憶装置ＭＭ、（９−２）から読み出さ
れたデータのパリティ・チェックが行なわれ、ハリティ
・エラーが検出された場合にパリティ・エラーをＡＣＴ
系の中央制御装置ＣＣ３（７−１）に通知、例えば割込
み要求信号を送出して知らせている。この割込み要求信
号にもとづきＡＣＴ系の中央制御装置ＣＣｏ（７−１）
は所定の処理、例えば記憶装置ＭＭ、、（９−１）の内
容を記憶装置ＭＭ１（９−２）に転送するなど行なう。
このように本発明によれば、ＳＢＹ系の記憶装置ＭＭ＋
（９−２）の情報も常にノＲリテイ・チェックが行なわ
れ、正しい情報が記憶されていることになり、ＡＣＴ系
に障害が発生した際に当該ＳＢＹ系の記憶袋＃ＭＭ＋
（９２）が動作状態におかれることにｋつでも信頼性の
高い交換処理などを実行することができる。
（９−２）の情報も常にノＲリテイ・チェックが行なわ
れ、正しい情報が記憶されていることになり、ＡＣＴ系
に障害が発生した際に当該ＳＢＹ系の記憶袋＃ＭＭ＋
（９２）が動作状態におかれることにｋつでも信頼性の
高い交換処理などを実行することができる。
第３図図示１０は記憶装置であって、前記記憶装置ＭＭ
ｏ （９−１）およびＭＭ、（９＝２）の詳細を示す。
ｏ （９−１）およびＭＭ、（９＝２）の詳細を示す。
第３図図示ＡＣＴ信号は記憶装置１０をＡＣＴ系に用い
る場合にはＨレベル、ＳＢＹ系に用いる場合にはＬレベ
ルである。
る場合にはＨレベル、ＳＢＹ系に用いる場合にはＬレベ
ルである。
今、記憶装置１０をＳＢＹ系に用いる場合、即ち第３図
図示ＡＣＴ信号がＬレベル、コピーモード（ＡＣＴ系と
同じ内容を書込む）信号がＨレベルである場合について
説明する。第２固 系中央制御装置ＣＣｏ（７−１）によって、パリティ情
報を含むデータがメモリ１１の所定アドレスに書き込ま
れる。その後リード信号にもどづき前記書き込まれた・
ｆ ＩＪティ情報を含むデータが読み出され、該リード
データのノぐリテイ・チェックがノ，Ｏ ＋）ティ・チ
ェック回路１２によって実行される。・ぐリティ・エラ
ーがパリティ・チェック回路１２によって検出された場
合には、アンド回路１３−３の出力信号である・ぐリテ
イ・エラー信号がＨレベルとなり、該ノ９リテイ・エラ
ー信号を他系、ゝ即ちＡＣＴ系の中央制御装置Ｃｃｏ（
７−１）に割込み要求信号として供給する０これにより
該中央側＠装置Ｃ Ｃ 。
図示ＡＣＴ信号がＬレベル、コピーモード（ＡＣＴ系と
同じ内容を書込む）信号がＨレベルである場合について
説明する。第２固 系中央制御装置ＣＣｏ（７−１）によって、パリティ情
報を含むデータがメモリ１１の所定アドレスに書き込ま
れる。その後リード信号にもどづき前記書き込まれた・
ｆ ＩＪティ情報を含むデータが読み出され、該リード
データのノぐリテイ・チェックがノ，Ｏ ＋）ティ・チ
ェック回路１２によって実行される。・ぐリティ・エラ
ーがパリティ・チェック回路１２によって検出された場
合には、アンド回路１３−３の出力信号である・ぐリテ
イ・エラー信号がＨレベルとなり、該ノ９リテイ・エラ
ー信号を他系、ゝ即ちＡＣＴ系の中央制御装置Ｃｃｏ（
７−１）に割込み要求信号として供給する０これにより
該中央側＠装置Ｃ Ｃ 。
（７−１）はパリティ・エラーの生じたアドレスに対し
てデータの再書き込みなどを行がう０また、記憶装置１
０をＡＣＴ系に用いる場合、即ち第３図図示ＡＣＴ信号
がＨレベル、コピーモード信号がＬレベルである場合に
ついて説明するＯ前述と同様にしてパリティ・チェック
回路１２によって検出されたパリティ・エラー信号がア
ンド回路１３−２の出力から自系ＣＣ１即ちＡＣＴ系の
中央制御装置ＣＣｏ （ ７ −１ ）に割込み要求信
号として送出される。
てデータの再書き込みなどを行がう０また、記憶装置１
０をＡＣＴ系に用いる場合、即ち第３図図示ＡＣＴ信号
がＨレベル、コピーモード信号がＬレベルである場合に
ついて説明するＯ前述と同様にしてパリティ・チェック
回路１２によって検出されたパリティ・エラー信号がア
ンド回路１３−２の出力から自系ＣＣ１即ちＡＣＴ系の
中央制御装置ＣＣｏ （ ７ −１ ）に割込み要求信
号として送出される。
尚、本発明に係る第２図の説明において、ＡＣＴ系をＣ
ｃ．（７−１）およびＭＭｏ（９−１）としたけれども
、これに限られることなく、ＣＣ０（７−１）およびＭ
Ｍ，（９−２）、ＣＣＩ（７−２）およびＭＭＯ（９−
１）あるいはＣＣ，（７−２）およびＭＭ＋ （９ ２
）の任意の組合わせとしてもよい。そしてＡＣＴ系でな
い中央制御装置あるいは記憶装置をＳ Ｂ ’Ｙ系のも
のとすればよい０ （ト） 発明の詳細 な説明した如く、本発明によれば、中央制御装置および
記憶装置を二重化したシステムにおいて、ＡＣＴ系の中
央側＠装置によってＳＢＹ系の記憶装置に情報全書き込
み、その読み出した際の・’ｐ ＩＪティ・エラー信号
ｆｆ１ＡｃＴ系の中央制御装置の割込み信号として送出
するため、ＳＢＹ系の記憶装置に書き込む情報のエラー
が潜在化されることを簡単な構成により防止することが
できる。
ｃ．（７−１）およびＭＭｏ（９−１）としたけれども
、これに限られることなく、ＣＣ０（７−１）およびＭ
Ｍ，（９−２）、ＣＣＩ（７−２）およびＭＭＯ（９−
１）あるいはＣＣ，（７−２）およびＭＭ＋ （９ ２
）の任意の組合わせとしてもよい。そしてＡＣＴ系でな
い中央制御装置あるいは記憶装置をＳ Ｂ ’Ｙ系のも
のとすればよい０ （ト） 発明の詳細 な説明した如く、本発明によれば、中央制御装置および
記憶装置を二重化したシステムにおいて、ＡＣＴ系の中
央側＠装置によってＳＢＹ系の記憶装置に情報全書き込
み、その読み出した際の・’ｐ ＩＪティ・エラー信号
ｆｆ１ＡｃＴ系の中央制御装置の割込み信号として送出
するため、ＳＢＹ系の記憶装置に書き込む情報のエラー
が潜在化されることを簡単な構成により防止することが
できる。
第１図は従来の電子交換機におけるメモリ制御方式を説
明する説明図、第２図は本発明の１実施例ブロック図、
第３図は第２図図示１実施例ブロック図の要部回路図を
示す。 図中、７−１はＡＣＴ系の中央制御装置、７−２はＳＢ
Ｙ系の中央制御装置、８−１．９−１はＡＣＴ系の記憶
装置、８−２．９−２はＳＢＹ系の記憶装置、１０は記
憶装置、１１けメモＩＪ，１２Ｆｉパリティ・チェック
回路，１３−１ないし１３−３はアンド回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） 第 １ 図 第 ２ 図 ＡＣＴボ ＳＢ’ｌ’、ｊ− 第 ３ 図
明する説明図、第２図は本発明の１実施例ブロック図、
第３図は第２図図示１実施例ブロック図の要部回路図を
示す。 図中、７−１はＡＣＴ系の中央制御装置、７−２はＳＢ
Ｙ系の中央制御装置、８−１．９−１はＡＣＴ系の記憶
装置、８−２．９−２はＳＢＹ系の記憶装置、１０は記
憶装置、１１けメモＩＪ，１２Ｆｉパリティ・チェック
回路，１３−１ないし１３−３はアンド回路を表わす。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛 （外１名） 第 １ 図 第 ２ 図 ＡＣＴボ ＳＢ’ｌ’、ｊ− 第 ３ 図
Claims (1)
- 中央制？！ｔＩＪ装置と該中央制御装置によってアクセ
ス可能な記憶装置とを組としてアクチブ系とスタンバイ
系とで二重化したデータ処理システムにおいて、前記ア
クチブ系の中央１１？ｔ制御装置が前記アクチブ系の記
憶装置からのみ情報を読み出しかつ前記両系の記憶装置
に夫々情報を書き込むよう構成すると共に、ｅ−・−４
に拳・・−・６曝・・拳尋前記両系の記憶装置は書き込
んだ情報を読み出して・ぐリティ・チェックを行なうノ
やリティ・チェック回路とを少なくとも有し、前記両系
の記憶装置における夫々のパリティ・チェック回路から
のパリティ・エラー信号にもとづき前記アクチブ系の中
央制御装置に割り込み要求を発することを特徴とするメ
モリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152661A JPS6045856A (ja) | 1983-08-22 | 1983-08-22 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152661A JPS6045856A (ja) | 1983-08-22 | 1983-08-22 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045856A true JPS6045856A (ja) | 1985-03-12 |
Family
ID=15545317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152661A Pending JPS6045856A (ja) | 1983-08-22 | 1983-08-22 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140153A (ja) * | 1985-12-16 | 1987-06-23 | Nec Corp | 二重化デ−タ処理装置 |
-
1983
- 1983-08-22 JP JP58152661A patent/JPS6045856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140153A (ja) * | 1985-12-16 | 1987-06-23 | Nec Corp | 二重化デ−タ処理装置 |
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