JPS6045504B2 - 連想メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明は連想メモリ装置に関するもので、特 に、こ
れを半導体集積回路で構成し、これを多数用いて、１チ
ップの記憶容量よりも多くの記憶容量を有する連想メモ
リを実現するのに有効な、拡張性に富む装置を少い端子
数で満足させるもので ある。

従来、この種の連想メモリ装置は半導体集積回路で実
現されてきた。

それは連想メモリも通常の メモリと同様に、同一セル
をくり返し使用し、かつ、その量が極めて大きいため、
半導体集積回路で実現するに適しているからである。と
ころで、その場合、連想メモリ装置を１チップに集積化
するには、集積度上の制限から、ある一定容量（ワード
数×ビット数）の連想メモリセルアレイを１チップに集
積化することになるが、この容量は必ずしもこの種の装
置を使用する側にとつて十分なものとは限らない。そこ
で、従来の連想メモリ装置においては、必要とする容量
を満足することがＪできるだけの個数のチップを使用し
ていた。そのため、同一チップを複数個用い、１ワード
当りのビット数及び、ワード数をいずれも１チップ当り
のそれらに比べて大きくすることができる機能、すなわ
ａ拡張性’’をチップが備えている必要が；あつた。こ
の拡張性を備えるために、連想メモリでは、入力された
検索データと連想メモリの記憶データとの間のある種の
一致関係を検出して外部に知らせる一致検出信号線を、
各ワードごとに直接出力していた。すなわち、異るチッ
プ間の同一ワードに対応する一致検出信号線を相互に結
線することで、複数チップにまたがつて拡張されたワー
ドの全体を通しての連想結果を出力可能としたわけであ
る。しかし、これではワード数と同数の一致検出信号出
力端子を必要とするため、１チップ当りに集積化される
ワード数を増加させると、これに見合つて信号端子も増
加することになる。そのため飛躍的に高まる半導体微細
加工技術は、チップへのワード数増加を十分可能として
いるにもか）わらず、信号端子数の許容限界がワード数
増加を不可能とし、結局、大容量化は困難となつていた
。本発明はこのような欠点を除去するために、読出し、
書込みモードではもともと必要だつたアドレス情報を検
索モードでも用い、アドレス情報による連想結果と検索
データによる連想結果の両方で最終的一致検出信号を決
定することにより、アドレスを介在して、１ワード当り
のビット数の拡張を可能とし、その結果、端子数を減少
させる連想メモリ装置を提供するものである。

以下、図面を参照して本発明の内容を詳細に説明する。
第１図は本発明の一実施例を示す。この例は４−ワード
×ｎビットの連想メモリであるが、任意のワード数につ
いても同様である。図において、１は２ビットのアドレ
ス入力端、２は２ビットのアドレス情報を解読して３〜
６の４本の信号線のうちのいずれかを活性化するアドレ
スデコーダであ！る。７〜１０は、アドレス入力端子１
で指定されたアドレスにあるワードの内容を読み出すか
、あるいは、そのワードに書込みを行う場合に、モード
指定信号１１により、アドレスデコーダ２の出力を連想
メモリセルのワード線１２〜１５に印加こするための論
理積ゲートを示す。

１６はｎビットの検索データ線、１７はｎビットの入出
力データ線、１８〜２１は各々ｎビットの連想メモリセ
ルアレイを示す。

２２〜２５は一致検出信号線で、各ワードを構成する連
想メモリセルアレイ１８〜４２１の記憶データが検索デ
ータ線１６に与えられた検索データと一致している場合
にそれぞれ活性化される。

２６〜２９はデータセレクタで、アドレス連想指定信号
３０が活性化された場合にはアドレスデコーダ２の出力
と各一致検出信号線２２〜２５の論理積をそれぞれ出力
し、アドレス連想指定信号線３０が活性化されない場合
には一致検出信号線２２〜２５の情報をそのま）出力す
る機能を有するデータセレクタである。

３１〜３４はデータセレクタ２６〜２９の出力線を示す
。

３５は線３１〜３４のうち活性化されている線を２ビッ
トのアドレスとして生成し、又、線３１〜３４がオール
ゼロであることを示す不一致検出信号をフ生成し、線３
６に出力するアドレスエンコーダである。

線３６は３ビットで構成され、そのうちの２ビットが連
想されたアドレス出力に使用され、残りの１ビットが不
一致検出信号に使用される。連想メモリの動作モードと
しては、読出し、書・込み、検索の３通りあるが、本発
明の特徴はアドレスによる連想にある。即ち、従来の連
想メモリでは、アドレス情報はワード線に結線されて、
読出し、あるいは書込みモードで使用され、検索モード
には関与しなかつた。本発明はこのアドレス”情報を検
索モードでも使用するために、第１図の実施例では７〜
１０なるゲートと２６〜２９なるデータセレクタを使用
している。さて、読出し、書込みのモードでは、アドレ
ス情報はデコーダ２でデコードされて連想メモリセルア
レイ１８〜２１の指定されたワード線に印加される必要
があるため、このモードではモード指定信号１１により
ゲート７〜１０が活性化されて、デコーダ出力が１２〜
１５中の指定されたワード線に結合され、入出力データ
線１７によるデータの読出しあるいは書込みが行われる
。

一方、検索モードではモード指定信号１１ぱ“０゛とな
つて、全てのワード線１２〜１５ぱ゜０゛となり、読出
しも書込みも行われない。このとき連想メモリセルアレ
イ１８〜２１は、検索データ線１６に印加された検索デ
ータと記憶データを比較し、内容が一致していれば、一
致検出信号線２２〜２５に“１゛を出力する。例えば、
仮にメモリ１８の記憶データが線１６の検索データに一
致していると、一致検出信号線２２に“１゛を出力する
。このときアドレス連想指定信号線３０が“０゛の場合
には線３１が゜“１゛となり、一致したワードのアドレ
ス情報としてアドレスエンコーダ３５は４６０σ゛を出
力する。この楊合は、アトＬノス端子１より入力された
アドレス情報とは全く無関係に、線１６に与えられる検
索データだけで連想が行われる。また、アドレス連想指
定信号線３０を“゜１”にすると、データセレクタ２６
は線２２と３との論理積を線３１に出力するため、入力
されたアドレス情報により線３が″ｒ１となつていれば
線３１を゜゜１゛とし、線３が゜“０゛となつていれば
、線２２が６６ｒ′であつても線３１は“０゛となる。
この点が従来と異るところである。すなわちアドレス情
報と検索データの双方が一致しているワードが選択され
るので、アドレス情報と検索データで連想していること
になる。次に、この連想メモリ装置を１チップの集積回
路で実現したとして、このチップを複数個接続して１ワ
ード当りのビット数を拡張する場合について、第２図を
用いて説明する。第２図は例として、１ワード当りのビ
ット数を２倍（２ｎビット）にするため、２チップ用い
た例を示している。図において、３７，３８は第１図に
示す連想メモリ装置で、こ）では各々１チップより成る
とする。３９，４０は各々ｎビットの検索データー線、
４１，４２は各々ｎビットのデータ線を示す。４３，４
４は２ビットのアドレス線で、線４３はチップ３７のア
ドレス出力端とチップ３８のアドレス入力端を接続し、
線４４はチップ３８のアドレス出力端とチップ３７のア
ドレス入力端を接続するものてある。

４５，４６は各々アドレス出力３ビットのうちの不一致
検出信号線を示す。

第２図の動作は次の通りである。読出し、書込みは、線
４３，４４に外部から共通のアドレスを与えればデータ
線４１，４２を通してチップ３７，３８内の指定された
ワードに対してデータが書込まれるか、あるいは読み出
されるかするので問題はない。拡張性が問題となるのは
検索モードのときである。いまチップ３７と３８の両方
にまたがつた検索データを与えて検索する場合の動作を
考える。この場合は、まず一方のチップの検索を行い、
この検索結果出力されるアドレスと、検索データとを他
方のチップに与え、アドレスと検索データとの両方で検
索を行う。例えばチップ３７を初めに検索するときは、
そのアドレス連想指定信号線は“゜０゛にしておき、検
索データのみによる検索を行う。この結果連想されたワ
ードのアドレスは線４３（これは第１図の線３６中の２
ビットに相当する）を通じてチップ３８のアドレス入力
端に印加されるので、次にチップ３８のアドレス連想指
定信号線を“１゛にして同じアドレスと検索データとで
検索する。この結果、チップ３８内の、チップ３７で出
力されたアドレスと同じワードが検索データと一致して
いれば、線４４に線４３と同じアドレスが生成される。
一致していなければ、線４６（これは第１図の線３６中
の残り１ビットに相当する）が不一致であることを示す
。第３図は本発明の別の実施例を示す。

これは第１図の実施例におけるアドレスデコーダ２及び
アドレスエンコーダ３５のかわりに、５４〜５７に示す
第２の連想メモリを用いるものである。５２は不一致検
出回路、５３は不一致検出信号線を示し、その他は第１
図の場合と同じである。

５４〜５７は第２の連想メモリの各々１ワードに対応し
、アドレス情報として２ビットを例にとると、この第２
の連想メモリ５４〜５７は１ワード当り２ビットである
。

この第２の連想メモリ５４〜５７に予めアドレスを書き
込んでおくと、アドレス情報を検索データとしてアドレ
ス入力端１から入力した場合、同じアドレス情報が書き
込まれているワードに対応する第２の連想メモリの一致
検出信号線が゛１゛になる。例えば連想メモリ５５の記
憶内容が゜゜０１゛で入力アドレス情報も゜゜０１゛な
ら、一致検出信号線５９が“１゛゜になる。これら第２
の連想メモリ５４〜５７の一致検出信号線５８〜６１は
第１図のデコーダ出力線３〜６に対応しており、これら
信号線が連想メモリセルアレイ１８〜２１の一致検出信
号線２２〜２５及びアドレス連想指定信号線３０と共に
データセレクタ２６〜２９へ結線されて、第１図で説明
したと同様の論理がとられる。データセレクタ２６〜２
９の出力線４７〜５０は第２の連想メモリ５４〜５７７
の各々の読み出し用ワード線に結線されており、連想メ
モリセルアレイ１８〜２１で連想のとれたワードに対応
するアドレスを第２の連想メモリ５４〜５７より読み出
し、これをアドレス情報として線５１に出力する。例え
ばデータセレクタ２７の出力線４８が“１゛の場合には
、第２の連想メモリ５５の記憶内容゛０１゛が読み出さ
れ、これが連想のとれたワードのアドレス情報として線
５１に出力される。データセレクタ２６〜２９の出力線
４７〜５０が全で０゛の場合は、不一致検出回路５２を
通じて線５３が不一致であることを示す。この第３図の
構成によれば、アドレスデコーダとアドレスエンコーダ
の両機能が簡単に実現できる。

なお、第２の連想メモリ５４〜５７の記憶内容が固定し
たものに対しては連想ＲＯＭを適用すればよく、この場
合はハード量が更に減少でき、かつ、電源によりデータ
が消滅することもなく使い易いという効果がもたらされ
る。以上説明したように、本発明の連想メモリ装置によ
れば、アドレス情報を利用してチップに拡張性を付与す
ることができるので、従来ワード数と同一の一致検出信
号線用端子を必要としていたのが、２を底とする対数に
圧縮され、大幅に信号端子数を減少させることができる
。

その結果、拡張−性を失うことなく低コストで大容量の
連想メモリを半導体集積回路で実現することが可能とな
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は第１
図の連想メモリを２個用いて１ワード当りのビット長を
２倍に拡張した例を示す図、第３図は本発明の第２の実
施例を示す図である。 １・・・・・アドレス入力端、２・・・・・アドレスデ
コーダ、１６・・・・・・検索データ線、１７・・・・
・入出力データ線、１８〜２１・・・・・連想メモリセ
ルアレイ、２６〜２９・・・・・・データセレクタ、３
５・・・・・アドレスエンコーダ、３７，３８・・・・
・・連想メモリチップ、５２・・・・・・不一致検出回
路、５４〜５７・・・・・・第２の連想メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 検索データを入力し、該検索データとメモリに蓄え
   られた記憶情報との連想処理を行い、その連想結果をメ
   モリのワード対応に出力する連想メモリ装置において、
   検索データとゝもにメモリのアドレス情報をも入力し、
   該アドレス情報とワード対応に出力された連想結果との
   論理処理を行い、その結果に従つたアドレス情報を出力
   するように構成したことを特徴とする連想メモリ装置。 ２ 特許請求の範囲第１項記載の連想メモリ装置におい
   て、入力されたアドレス情報をアドレスデコーダにより
   デコードしてデコード出力を得、該デコード出力とワー
   ド対応に出力された連想結果との論理積をそれぞれとり
   、その結果をアドレスエンコーダの入力としてアドレス
   情報を出力することを特徴とする連想メモリ装置。３
   特許請求の範囲第１項記載の連想メモリ装置において、
   アドレス情報をワード対応に記憶した第２の連想メモリ
   を設け、入力されたアドレス情報（入力アドレス情報）
   と該第２の連想メモリの記憶情報との連想処理を行うこ
   とにより入力アドレス情報のデコード出力を得、該デコ
   ード出力とワード対応に出力された連想結果との論理積
   をそれぞれとり、その結果を前記第２の連想メモリの読
   み出し信号としてアドレス情報を出力することを特徴と
   する連想メモリ装置。